JPS6041861B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6041861B2 JPS6041861B2 JP55039794A JP3979480A JPS6041861B2 JP S6041861 B2 JPS6041861 B2 JP S6041861B2 JP 55039794 A JP55039794 A JP 55039794A JP 3979480 A JP3979480 A JP 3979480A JP S6041861 B2 JPS6041861 B2 JP S6041861B2
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- film
- electrode
- semiconductor
- wiring
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
この発明は複数個の電極を有する半導体チップ（以下
「チップ」と略称する）がパッケージ構成用の絶縁基板
σパッケージ基板」と略称する）上に塔載された半導体
装置の改良に関するものである。
「チップ」と略称する）がパッケージ構成用の絶縁基板
σパッケージ基板」と略称する）上に塔載された半導体
装置の改良に関するものである。
第１図Ａは■個の突起電極を有するチップの構成の一
例を示す斜視図、第１図Ｂは第１図Ａ（７）ＩＢ−ＩＢ
線での断面図である。
例を示す斜視図、第１図Ｂは第１図Ａ（７）ＩＢ−ＩＢ
線での断面図である。
図において、１はケイ素（Ｓｉ）からなり、主面部に
トランジスタなどの複数個の能動素子が形成されたチッ
プ、２は金からなり、チップ１の主面上の周縁部に設け
られたチップ１の複数個の能動素子のいずれかに接続さ
れたｍ個の突起電極である。
トランジスタなどの複数個の能動素子が形成されたチッ
プ、２は金からなり、チップ１の主面上の周縁部に設け
られたチップ１の複数個の能動素子のいずれかに接続さ
れたｍ個の突起電極である。
第２図Ａはｍ個の突起電極を有する２個のチップがフ
ェースダウンボンディング（ＦａｃｅＤｏｗｎＢｏｎｄ
ｉｎｇ）接続されたパッケージ基板を備えた従来の半導
体装置の一例を示す平面図、第２図Ｂは第２図Ａの■Ｂ
−■Ｂ線での断面図である。
ェースダウンボンディング（ＦａｃｅＤｏｗｎＢｏｎｄ
ｉｎｇ）接続されたパッケージ基板を備えた従来の半導
体装置の一例を示す平面図、第２図Ｂは第２図Ａの■Ｂ
−■Ｂ線での断面図である。
図において、１ａおよびｌｂはそれぞれ第１図に示し
たチップ１の構成と同様の構成の第１および第２のチッ
プである。なお、第１のチップ１ａの■個の突起電極２
のうちの７個の突起電極２ａ１はそれぞれ外部リードに
接続され、これと同様に、第２のチップｌｂ（７）■個
の突起電極２のうちの７個の突起電極２ｂ１はそれぞれ
外部リードに接続され、第１のチップ１の■個の突起電
極２の残りの３個の突起電極２ａ２はそれぞれの対応す
る第２のチップｌｂ（７）ｍ個の突起電極２の残りの３
個の突起電極２ｂ２に接続されるようになつている。３
はアルミナセラミックからなるパッケージ基板、４ａは
金膜からなり、パッケージ基板３の表面上に設けられ、
第１のチップ１ａの７個の突起電極２ａ１がそれぞれ一
方の端部にフェースダウンボンディング接続されるとと
もに他方の端・部がパッケージ基板３の周縁部に延びて
この端部に外部リード５ａの一方の端部が接着された７
個の第１の外部リード接続膜、４ｂは、これと同様に、
第２のチップｌｂの７個の突起電極２ｂ１がそれぞれ一
方の端部に接続され他方の端部に外部・リード５ｂの一
方の端部が接着された７個の第２の外部リード接続膜、
４ｃは金膜からなり、パッケージ基板３の表面上に設け
られ、第１のチップ １ａの３個の突起電極２ａ２およ
び第２のチップ１ｂの３個の突起電極２ｂ２がそれぞれ
両方の端部にフェースダウンボンディング接続された３
個の電極配線膜である。
たチップ１の構成と同様の構成の第１および第２のチッ
プである。なお、第１のチップ１ａの■個の突起電極２
のうちの７個の突起電極２ａ１はそれぞれ外部リードに
接続され、これと同様に、第２のチップｌｂ（７）■個
の突起電極２のうちの７個の突起電極２ｂ１はそれぞれ
外部リードに接続され、第１のチップ１の■個の突起電
極２の残りの３個の突起電極２ａ２はそれぞれの対応す
る第２のチップｌｂ（７）ｍ個の突起電極２の残りの３
個の突起電極２ｂ２に接続されるようになつている。３
はアルミナセラミックからなるパッケージ基板、４ａは
金膜からなり、パッケージ基板３の表面上に設けられ、
第１のチップ１ａの７個の突起電極２ａ１がそれぞれ一
方の端部にフェースダウンボンディング接続されるとと
もに他方の端・部がパッケージ基板３の周縁部に延びて
この端部に外部リード５ａの一方の端部が接着された７
個の第１の外部リード接続膜、４ｂは、これと同様に、
第２のチップｌｂの７個の突起電極２ｂ１がそれぞれ一
方の端部に接続され他方の端部に外部・リード５ｂの一
方の端部が接着された７個の第２の外部リード接続膜、
４ｃは金膜からなり、パッケージ基板３の表面上に設け
られ、第１のチップ １ａの３個の突起電極２ａ２およ
び第２のチップ１ｂの３個の突起電極２ｂ２がそれぞれ
両方の端部にフェースダウンボンディング接続された３
個の電極配線膜である。
ところで、このような従来例の半導体装置には、次のよ
うな欠点があつた。
うな欠点があつた。
すなわち、第１の欠点は、パッケージ基板３がアルミナ
粉末を焼結させたアルミナセラミックで構成されている
ので、一般に、その表面に数ＰＷＬ程度の凹凸とうねり
とがあることである。
粉末を焼結させたアルミナセラミックで構成されている
ので、一般に、その表面に数ＰＷＬ程度の凹凸とうねり
とがあることである。
この凹凸とうねりによつて、パッケージ基板３の表面上
に、例えば１００ｐｍ程度以下の微細なパターン幅の、
第１の外部リード接続膜４ａ１第２の外部リード接続膜
４ｂおよび電極配線膜４ｃを形成することは容易ではな
く、その上、第１のチップ１ａの突起電極２ａ１および
２ａ２の数が多くなると、これらをそれぞれ第１の外部
リード接続膜４ａおよび電極配線膜４ｃに同時にフェー
スダウンボンディング接続することも、また、これと同
様に、第２のチップ１ｂの突起電極２ｂ１および２ｂ２
の数が多くなると、これらをそれぞれ第２の外部リード
接続膜４ｂおよび電極配線膜４ｃに同時にフェーズダウ
ンボンディング接続することも容易ではなかつた。従つ
て、第１のチップ１ａの突起電極２ａ１および２ａ２並
びに第２のチップ１ｂの突起電極２ｂ１および２ｂ２の
それぞれの数力棉：１限されて、これらのチップ１ａお
よび１ｂの高密度集積化を図ることが容易ではなかつた
。第２の欠点は、第１のチップ１ａおよび第２のチップ
１ｂの材料とパッケージ基板３の材料とが異なることて
ある。このパッケージ基板３を構成．するアルミナセラ
ミックの熱膨張係数が第１のチップ１ａおよび第２のチ
ップ１ｂを構成するＳｉの熱膨張係数の約２倍であるの
で、これらのチップ１ａおよび１ｂが動作時に発生する
熱によつてこれらのチップ１ａおよび１ｂ並びにパッケ
ージ基．板３の温度が上昇すると、第１のチップ１ａの
突起電極２ａ１と第１の外部リード接続膜４ａとの間、
および突起電極２ａ２と電極配線４ｃとの間のそれぞれ
のボンディング接続部、並びに第２のチップ１ｂの突起
電極２ｂ１と第２の外部リード接続膜２ｂ１との間、お
よび突起電極２ｂ２と電極配線膜４ｃとの間のそれぞれ
のボンディング接続部に熱歪みが生じ、この熱歪みによ
つて、これらのボンディング接続部が破壊され、第１の
チップ１ａおよび第２のチップ１ｂが半導体素子として
機能しなくなり、信頼度が低下するおそれがあつた。第
３の欠点は、７個の第１の外部リード接続膜４ａ１７個
の外部リード接続膜４ｂまたは３個の電極配線膜４ｃの
それぞれを交差させる必要がある場合には、これらを容
易に形成することができなかつた。
に、例えば１００ｐｍ程度以下の微細なパターン幅の、
第１の外部リード接続膜４ａ１第２の外部リード接続膜
４ｂおよび電極配線膜４ｃを形成することは容易ではな
く、その上、第１のチップ１ａの突起電極２ａ１および
２ａ２の数が多くなると、これらをそれぞれ第１の外部
リード接続膜４ａおよび電極配線膜４ｃに同時にフェー
スダウンボンディング接続することも、また、これと同
様に、第２のチップ１ｂの突起電極２ｂ１および２ｂ２
の数が多くなると、これらをそれぞれ第２の外部リード
接続膜４ｂおよび電極配線膜４ｃに同時にフェーズダウ
ンボンディング接続することも容易ではなかつた。従つ
て、第１のチップ１ａの突起電極２ａ１および２ａ２並
びに第２のチップ１ｂの突起電極２ｂ１および２ｂ２の
それぞれの数力棉：１限されて、これらのチップ１ａお
よび１ｂの高密度集積化を図ることが容易ではなかつた
。第２の欠点は、第１のチップ１ａおよび第２のチップ
１ｂの材料とパッケージ基板３の材料とが異なることて
ある。このパッケージ基板３を構成．するアルミナセラ
ミックの熱膨張係数が第１のチップ１ａおよび第２のチ
ップ１ｂを構成するＳｉの熱膨張係数の約２倍であるの
で、これらのチップ１ａおよび１ｂが動作時に発生する
熱によつてこれらのチップ１ａおよび１ｂ並びにパッケ
ージ基．板３の温度が上昇すると、第１のチップ１ａの
突起電極２ａ１と第１の外部リード接続膜４ａとの間、
および突起電極２ａ２と電極配線４ｃとの間のそれぞれ
のボンディング接続部、並びに第２のチップ１ｂの突起
電極２ｂ１と第２の外部リード接続膜２ｂ１との間、お
よび突起電極２ｂ２と電極配線膜４ｃとの間のそれぞれ
のボンディング接続部に熱歪みが生じ、この熱歪みによ
つて、これらのボンディング接続部が破壊され、第１の
チップ１ａおよび第２のチップ１ｂが半導体素子として
機能しなくなり、信頼度が低下するおそれがあつた。第
３の欠点は、７個の第１の外部リード接続膜４ａ１７個
の外部リード接続膜４ｂまたは３個の電極配線膜４ｃの
それぞれを交差させる必要がある場合には、これらを容
易に形成することができなかつた。
この発明は、上述の欠点に鑑みてなされたものノで、半
導体チップの材料と同一の材料からなる半導体基板とこ
の半導体基板の表面上に形成された絶縁膜とこの絶縁膜
の表面上に上記半導体チップの電極に対応して形成され
た配線膜とを有する配線基板をパッケージ基板の表面上
に固着し、上記配線膜に上記電極が直接接続されるよう
に上記半導体チップをフェースダウンボンディング接続
することによつて、パッケージ基板上に高密度集積化さ
れたチップが塔載された高信頼度の半導体装置を提供す
ることを目的とする。
導体チップの材料と同一の材料からなる半導体基板とこ
の半導体基板の表面上に形成された絶縁膜とこの絶縁膜
の表面上に上記半導体チップの電極に対応して形成され
た配線膜とを有する配線基板をパッケージ基板の表面上
に固着し、上記配線膜に上記電極が直接接続されるよう
に上記半導体チップをフェースダウンボンディング接続
することによつて、パッケージ基板上に高密度集積化さ
れたチップが塔載された高信頼度の半導体装置を提供す
ることを目的とする。
第３図Ａは■個の突起電極を有する２個のチップが塔載
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第３図Ｂは第３図Ａの■Ｂ−■Ｂ線での断面図である。
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第３図Ｂは第３図Ａの■Ｂ−■Ｂ線での断面図である。
図において、１ａおよび１ｂはそれぞれ第２図に示した
第１のチップ１ａおよび第２のチップ１ｂと同様の第１
および第２のチップである。１０は第１のチップ１ａお
よび第２のチップ１ｂと同様のＳ】からなるＳ１基板、
１１は酸化ケイ素（ＳｉＯ２）などからなりＳｉ基板１
０の表面上に形成された絶縁膜、１２ａは金膜からなり
、絶縁膜１１の表面上に設けられ、第１のチップ１ａの
７個の突起電極２ｂ１がそれぞれ一方の端部にフェース
ダウンボンディング接続されるとともに他方の端部が絶
縁膜１１の周縁部に延びてこの端部にボンディングワイ
ヤが接続される７個の第１の電極取出し膜、１２ｂは、
これと同様に、第２のチップ１ｂの７個の突起電極２ｂ
１が一方の端部に接続され他方の端部にボンディングワ
イヤが接続される７個の第２の電極取出し膜、１２ｃは
金膜からなり、絶縁膜１１の表面上に設けられ、第２図
に示した電極配線膜４ｃと同様の働きをする３個の電極
配線膜である。
第１のチップ１ａおよび第２のチップ１ｂと同様の第１
および第２のチップである。１０は第１のチップ１ａお
よび第２のチップ１ｂと同様のＳ】からなるＳ１基板、
１１は酸化ケイ素（ＳｉＯ２）などからなりＳｉ基板１
０の表面上に形成された絶縁膜、１２ａは金膜からなり
、絶縁膜１１の表面上に設けられ、第１のチップ１ａの
７個の突起電極２ｂ１がそれぞれ一方の端部にフェース
ダウンボンディング接続されるとともに他方の端部が絶
縁膜１１の周縁部に延びてこの端部にボンディングワイ
ヤが接続される７個の第１の電極取出し膜、１２ｂは、
これと同様に、第２のチップ１ｂの７個の突起電極２ｂ
１が一方の端部に接続され他方の端部にボンディングワ
イヤが接続される７個の第２の電極取出し膜、１２ｃは
金膜からなり、絶縁膜１１の表面上に設けられ、第２図
に示した電極配線膜４ｃと同様の働きをする３個の電極
配線膜である。
１３はＳｉ基板１０、絶縁膜１１、第１の電極取出し膜
１２ａ１第２の電極取出し膜１２ｂおよび電極配線膜１
２ｃからなる配線基板である。
１２ａ１第２の電極取出し膜１２ｂおよび電極配線膜１
２ｃからなる配線基板である。
１４は配線基板１３が表面上に固着されたパッケージ基
板、１５ａは金膜からなり、パッケージ基板１４の表面
上の周縁部に、配線基板１３の７個の第１の電極取出し
膜１２ａとそれぞれ対応するように形成された７個の第
１の外部リード接続膜、１５ｂは、これと同様に、配線
基板１３の７個の第２の電極取出し膜１２ｂとそれぞれ
対応するように形成された７個の第２の外部リード接続
膜、１６ａは７個の第１の電極取出し膜１２ａと７個の
第１の外部リード接続膜１５ａの一方の端部とをそれぞ
れ接続する７個のボンディングワイヤ、１６ｂは第２の
電極取出し膜１２ｂと第２の外部リード接続膜１５ｂの
一方の端部とをそれぞれ接続する７個のボンディングワ
イヤ、１７ａおよび１７ｂはそれぞれ７個の第１の外部
リード接続膜１５ａおよび７個の第２の外部リード接続
膜１５ｂの他方の端部にそれぞれ一方の端部が接着され
た７個の第１および第２の外部リードである。
板、１５ａは金膜からなり、パッケージ基板１４の表面
上の周縁部に、配線基板１３の７個の第１の電極取出し
膜１２ａとそれぞれ対応するように形成された７個の第
１の外部リード接続膜、１５ｂは、これと同様に、配線
基板１３の７個の第２の電極取出し膜１２ｂとそれぞれ
対応するように形成された７個の第２の外部リード接続
膜、１６ａは７個の第１の電極取出し膜１２ａと７個の
第１の外部リード接続膜１５ａの一方の端部とをそれぞ
れ接続する７個のボンディングワイヤ、１６ｂは第２の
電極取出し膜１２ｂと第２の外部リード接続膜１５ｂの
一方の端部とをそれぞれ接続する７個のボンディングワ
イヤ、１７ａおよび１７ｂはそれぞれ７個の第１の外部
リード接続膜１５ａおよび７個の第２の外部リード接続
膜１５ｂの他方の端部にそれぞれ一方の端部が接着され
た７個の第１および第２の外部リードである。
このように構成されたこの実施例の半導体装置ては、配
線基板１３を構成するＳ１基板１０の表面をエッチング
、研磨などによつて極めて平坦にすることができるので
、Ｓｉ基板１０の表面に形成される絶縁膜１１の表面も
平坦になる。
線基板１３を構成するＳ１基板１０の表面をエッチング
、研磨などによつて極めて平坦にすることができるので
、Ｓｉ基板１０の表面に形成される絶縁膜１１の表面も
平坦になる。
従つて、絶縁膜１１の表面上に数μｍ程度の微細なパタ
ーン幅の、第１の電極取出し膜１２ａ１第２の電極取出
し膜１２ｂおよび電極配線膜１２ｃを容易に形成するこ
とが可能になる上に、第１のチップ１ａの突起電極２ａ
１および２ａ２の数が多くなつても、これらをそれぞれ
第１の電極取出し膜１２ａおよび電極配線膜１２ｃに同
時にフェースダウンボンディング接続することが可能と
なり、また、これと同様に、第２のチップ１ｂの突起電
極２ｂ１および２ｂ２の数が多くなつても、これらをそ
れぞれ第２の電極取出し膜１２ｂおよび電極配線膜１２
ｃに同時にフェースダウンボンディング接続することが
可能になる。よつて、第２図に示した従来例のように、
第１のチップ１ａの突起電極２ａ１および２ａ２並びに
第２のチップ１ｂの突起電極２ｂ１および２ｂ２のそれ
ぞれの数が制限されることがなく、これらのチップ１ａ
および１ｂの高密度集積化を図ることができる。また、
配線基板１３を構成するＳ１基板１０の材料と第１のチ
ップ１ａおよび第２のチップ１ｂの材料とが同一である
ので、これらのチップ１ａおよび１ｂが動作時に発生す
る熱によつてこれらのチップ１ａおよび１ｂ並びに配線
基板１３の温度が上昇しても、第１のチップ１ａの突起
電極２ａ１と第１の電極取出し膜１２ａとの間、および
突起電極２ａ２と電極配線膜１２ｃとの間のそれぞれの
ボンディング接続部、並びに第２のチップ１ｂの突起電
極２ｂ１と第２の電極取出し膜１２ｂとの間、および突
起電極２ｂ２と電極配線膜１２ｃとの間のそれぞれのボ
ンディング接続部に熱歪みが生ずることがない。従つて
、第２図に示した従来例のように、この熱歪みによつて
、これらのボンディング接続部が破壊されて、第１のチ
ップ１ａおよび第２のチップ１ｂが半導体素子として機
能しなくなることがなく、信頼度の向上を図ることがで
きる。更に、配線基板１３の絶縁膜１１の表面上に多層
配線膜を容易に形成することができるので、７個の第１
の電極取出し膜１２ａ１７個の電極取出し膜１２ｂおよ
び３個の電極配線膜１２ｃのそれぞれを交差させる必要
がある場合でも、これらを容易に形成することができる
。この実施例では、配線基板１３を直接パッケージ基板
１４の表面上に固着させたが、必要があれば配線基板１
３とパッケージ基板１４との間に配線基板１３を構成す
るＳ１基板１０の熱膨張係数に近似した熱膨張係数を有
する例えばモリブデンなどの金属板を介在させるように
してもよい。
ーン幅の、第１の電極取出し膜１２ａ１第２の電極取出
し膜１２ｂおよび電極配線膜１２ｃを容易に形成するこ
とが可能になる上に、第１のチップ１ａの突起電極２ａ
１および２ａ２の数が多くなつても、これらをそれぞれ
第１の電極取出し膜１２ａおよび電極配線膜１２ｃに同
時にフェースダウンボンディング接続することが可能と
なり、また、これと同様に、第２のチップ１ｂの突起電
極２ｂ１および２ｂ２の数が多くなつても、これらをそ
れぞれ第２の電極取出し膜１２ｂおよび電極配線膜１２
ｃに同時にフェースダウンボンディング接続することが
可能になる。よつて、第２図に示した従来例のように、
第１のチップ１ａの突起電極２ａ１および２ａ２並びに
第２のチップ１ｂの突起電極２ｂ１および２ｂ２のそれ
ぞれの数が制限されることがなく、これらのチップ１ａ
および１ｂの高密度集積化を図ることができる。また、
配線基板１３を構成するＳ１基板１０の材料と第１のチ
ップ１ａおよび第２のチップ１ｂの材料とが同一である
ので、これらのチップ１ａおよび１ｂが動作時に発生す
る熱によつてこれらのチップ１ａおよび１ｂ並びに配線
基板１３の温度が上昇しても、第１のチップ１ａの突起
電極２ａ１と第１の電極取出し膜１２ａとの間、および
突起電極２ａ２と電極配線膜１２ｃとの間のそれぞれの
ボンディング接続部、並びに第２のチップ１ｂの突起電
極２ｂ１と第２の電極取出し膜１２ｂとの間、および突
起電極２ｂ２と電極配線膜１２ｃとの間のそれぞれのボ
ンディング接続部に熱歪みが生ずることがない。従つて
、第２図に示した従来例のように、この熱歪みによつて
、これらのボンディング接続部が破壊されて、第１のチ
ップ１ａおよび第２のチップ１ｂが半導体素子として機
能しなくなることがなく、信頼度の向上を図ることがで
きる。更に、配線基板１３の絶縁膜１１の表面上に多層
配線膜を容易に形成することができるので、７個の第１
の電極取出し膜１２ａ１７個の電極取出し膜１２ｂおよ
び３個の電極配線膜１２ｃのそれぞれを交差させる必要
がある場合でも、これらを容易に形成することができる
。この実施例では、配線基板１３を直接パッケージ基板
１４の表面上に固着させたが、必要があれば配線基板１
３とパッケージ基板１４との間に配線基板１３を構成す
るＳ１基板１０の熱膨張係数に近似した熱膨張係数を有
する例えばモリブデンなどの金属板を介在させるように
してもよい。
この場合には、Ｓｉ基板１０の膨張係数とパッケージ基
・板１４のそれとの差による熱歪みを上記金属板によつ
て吸収させることができる。また、この実施例では、第
１のチップ１ａおよび第２のチップ１ｂと配線基板１３
のＳ１基板１０とがともにＳｉであつたが、必ずしもこ
れらはＳｉに限定される必要が・なく、これらはともに
例えばガリウム・ヒ素などの他の半導体材料であつても
よい。更に、この実施例では、第１のチップ１ａおよび
第２のチップ１ｂの２個のチップが配線基板１３にフェ
ースダウンボンディング接続される場合を例にとり述ベ
フたが、この発明はこれに限らず、３個以上のチップが
配線基板にフェースダウンボンディング接続されるよう
にし，てもよい。以上、説明したように、この発明の半
導体装置では、パッケージ基板の表面上に半導体チップ
の材料と同一材料からなる半導体基板を用いた配線基板
を固着し、上記半導体基板の表面上に形成された絶縁膜
上に上記半導体チップの電極に対応した配線膜を形成し
、この配線膜に上記電極が直接接続されるように上記半
導体チップをフェースダウンボンディング接続したので
、次のような効果がある。
・板１４のそれとの差による熱歪みを上記金属板によつ
て吸収させることができる。また、この実施例では、第
１のチップ１ａおよび第２のチップ１ｂと配線基板１３
のＳ１基板１０とがともにＳｉであつたが、必ずしもこ
れらはＳｉに限定される必要が・なく、これらはともに
例えばガリウム・ヒ素などの他の半導体材料であつても
よい。更に、この実施例では、第１のチップ１ａおよび
第２のチップ１ｂの２個のチップが配線基板１３にフェ
ースダウンボンディング接続される場合を例にとり述ベ
フたが、この発明はこれに限らず、３個以上のチップが
配線基板にフェースダウンボンディング接続されるよう
にし，てもよい。以上、説明したように、この発明の半
導体装置では、パッケージ基板の表面上に半導体チップ
の材料と同一材料からなる半導体基板を用いた配線基板
を固着し、上記半導体基板の表面上に形成された絶縁膜
上に上記半導体チップの電極に対応した配線膜を形成し
、この配線膜に上記電極が直接接続されるように上記半
導体チップをフェースダウンボンディング接続したので
、次のような効果がある。
すなわち、上記半導体基板の表面を極めて平坦にするこ
とができるので、この半導体基板の表面に形成された上
記絶縁膜の表面も平坦になる。従つて、上記絶縁膜上に
形成される上記配線膜のパターン幅を微細化することが
可能になるとともに上記半導体チップの電極の数が多く
なつてもこれらの電極を同時に上記配線膜にフェースダ
ウンボンディング接続することが可能になつて、上記半
導体チップの高密度集積化を図ることができる。また、
上記半導体チップと上記半導体基板とが同一の半導体材
料で構成されているので、上記半導体チップの動作時に
発生する熱によつて、上記半導体チップおよび上記配線
基板の温度が上昇しても、上記半導体チップの上記電極
と上記配，線膜との接続部に熱歪みが生ずることがない
。従つて、従来例のように、この熱歪みによつて上記接
続部が破壊されて、上記チップが半導体素子として機能
しなくなることがなく、信頼度の向上を図ることができ
る。更に、上記半導体基板の上記冫絶縁膜の表面上に多
層配線膜を容易に形成することができるので、交差した
配線膜を容易に形成することができる。
とができるので、この半導体基板の表面に形成された上
記絶縁膜の表面も平坦になる。従つて、上記絶縁膜上に
形成される上記配線膜のパターン幅を微細化することが
可能になるとともに上記半導体チップの電極の数が多く
なつてもこれらの電極を同時に上記配線膜にフェースダ
ウンボンディング接続することが可能になつて、上記半
導体チップの高密度集積化を図ることができる。また、
上記半導体チップと上記半導体基板とが同一の半導体材
料で構成されているので、上記半導体チップの動作時に
発生する熱によつて、上記半導体チップおよび上記配線
基板の温度が上昇しても、上記半導体チップの上記電極
と上記配，線膜との接続部に熱歪みが生ずることがない
。従つて、従来例のように、この熱歪みによつて上記接
続部が破壊されて、上記チップが半導体素子として機能
しなくなることがなく、信頼度の向上を図ることができ
る。更に、上記半導体基板の上記冫絶縁膜の表面上に多
層配線膜を容易に形成することができるので、交差した
配線膜を容易に形成することができる。
第１図Ａは１柵の突起電極を有するチップの構成の一例
を示す斜視図、第１図Ｂは第１図Ａ（７）１Ｂ−１Ｂ線
での断面図、第２図Ａは１Ｃ＠の突起電極を有する２個
のチップがフェースダウンボンディング接続されたパッ
ケージ基板を備えた従来の半導体装置の一例を示す平面
図、第２図Ｂは第２゛図Ａの■Ｂ−■Ｂ線ての断面図、
第３図Ａは■個の突起電極を有する２個のチップが搭載
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第３図Ｂは第３図Ａの■Ｂ−■Ｂ線ての断面図である。
を示す斜視図、第１図Ｂは第１図Ａ（７）１Ｂ−１Ｂ線
での断面図、第２図Ａは１Ｃ＠の突起電極を有する２個
のチップがフェースダウンボンディング接続されたパッ
ケージ基板を備えた従来の半導体装置の一例を示す平面
図、第２図Ｂは第２゛図Ａの■Ｂ−■Ｂ線ての断面図、
第３図Ａは■個の突起電極を有する２個のチップが搭載
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第３図Ｂは第３図Ａの■Ｂ−■Ｂ線ての断面図である。
Claims (1)
- １ 主面部に複数個の電極を有する半導体チップ、この
半導体チップの材料と同一の材料からなる半導体基板と
この半導体基板の表面上に形成された絶縁膜とこの絶縁
膜の表面上に上記半導体チップの上記複数個の電極にそ
れぞれ対応して形成された配線膜とからなりこの配線膜
に上記電極が直接接続されるように上記半導体チップが
フェースダウンボンディング接続された配線基板、およ
びこの配線基板が表面上に固着されたパッケージ構成用
の絶縁基板を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039794A JPS6041861B2 (ja) | 1980-03-25 | 1980-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039794A JPS6041861B2 (ja) | 1980-03-25 | 1980-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134747A JPS56134747A (en) | 1981-10-21 |
| JPS6041861B2 true JPS6041861B2 (ja) | 1985-09-19 |
Family
ID=12562855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55039794A Expired JPS6041861B2 (ja) | 1980-03-25 | 1980-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041861B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117250A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| DE3516954A1 (de) * | 1984-05-14 | 1985-11-14 | Gigabit Logic, Inc., Newbury Park, Calif. | Montierte integrierte schaltung |
| JP2002515175A (ja) * | 1993-06-23 | 2002-05-21 | ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド | 別個のシリコンサブストレートを用いる電気的および熱的に向上したパッケージ |
| US5598031A (en) * | 1993-06-23 | 1997-01-28 | Vlsi Technology, Inc. | Electrically and thermally enhanced package using a separate silicon substrate |
| JP2591499B2 (ja) * | 1994-10-21 | 1997-03-19 | 日本電気株式会社 | 半導体装置 |
| KR100218259B1 (ko) * | 1996-11-22 | 1999-09-01 | 김덕중 | 고내압 절연 구조를 가지는 반도체 패키지 |
-
1980
- 1980-03-25 JP JP55039794A patent/JPS6041861B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134747A (en) | 1981-10-21 |
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