JPS6043544B2 - メインメモリエラ処理方式 - Google Patents
メインメモリエラ処理方式Info
- Publication number
- JPS6043544B2 JPS6043544B2 JP56062150A JP6215081A JPS6043544B2 JP S6043544 B2 JPS6043544 B2 JP S6043544B2 JP 56062150 A JP56062150 A JP 56062150A JP 6215081 A JP6215081 A JP 6215081A JP S6043544 B2 JPS6043544 B2 JP S6043544B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- main memory
- circuit
- read data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は主記憶装置とバッファ記憶とを有するシステ
ムにおける主記憶装置からのデータのエラ方式に関する
ものである。
ムにおける主記憶装置からのデータのエラ方式に関する
ものである。
従来バッファ記憶へのムーブインデータにエラがあつ
た場合の処理としてはムーブインデータはバッファ記憶
のデータ部に書くがアドレスアレイ部には書かない方式
、またはアドレスアレイ部にも書くがエラだということ
で後から該アドレスアレイ部をクリアする方式がありま
た、データ部にムーブインデータを書くと同時にアドレ
スアレイ部にも書くが但しデータ部に書くとき、ムーブ
インデータのエラだという事でエラのあるバイトだけ後
で読み出した時エラを判断できるある特定のデータパタ
ーンにして書く方式があつた。
た場合の処理としてはムーブインデータはバッファ記憶
のデータ部に書くがアドレスアレイ部には書かない方式
、またはアドレスアレイ部にも書くがエラだということ
で後から該アドレスアレイ部をクリアする方式がありま
た、データ部にムーブインデータを書くと同時にアドレ
スアレイ部にも書くが但しデータ部に書くとき、ムーブ
インデータのエラだという事でエラのあるバイトだけ後
で読み出した時エラを判断できるある特定のデータパタ
ーンにして書く方式があつた。
第１の方式ではムーブインデータにエラがない事を確
認した後でなければアドレスアレイ部に書けないため処
理時間が長くなり、またエラのないバイトまでバッファ
記憶におけなくなる。
認した後でなければアドレスアレイ部に書けないため処
理時間が長くなり、またエラのないバイトまでバッファ
記憶におけなくなる。
第２の方式ではエラがない時は処理時間は早くなるエ
ラがある時はやはり余分な処理時間を必要とするし、エ
ラのないバイトまでバッファ記憶におけないという欠点
は第１の方式と同様である。
ラがある時はやはり余分な処理時間を必要とするし、エ
ラのないバイトまでバッファ記憶におけないという欠点
は第１の方式と同様である。
第３方式では第１、第２の方式の欠点はないがある特
定のデータパターンを後で読み出した時エラと判断出き
るが、それはバツフイ記憶のエラとして認識されてしま
う。その結果リトライ機能や構成制御機能が、バッファ
記憶に障害があるものとして無駄な処理を行つてしまう
ことになる。 本発明の目的は、第３の方式のバッファ
記憶から読み出したデータがある特定のデータパターン
であるという事を判別する回路を設け、ある特定のデー
タパターンであるときにアクセス要求回路へのエラ報告
をバッファ記憶のエラとしてでなく、主記憶装置のエラ
として報告しうる様にすることである。 第１図は本発
明の一実施例の概略を示すもので１は主記憶装置、２は
バッファ記憶、３はアクセス制御回路、４はアクセス要
求回路、をそれぞれ示しまた、５は主記憶、６はムーブ
インデータ回路、７は読み出しデータ送出回路、８はエ
ラ情報報告回路９は処理回路、１０はデータ処理回路、
１１は特定データパターン判別回路をそれぞれ示す。
定のデータパターンを後で読み出した時エラと判断出き
るが、それはバツフイ記憶のエラとして認識されてしま
う。その結果リトライ機能や構成制御機能が、バッファ
記憶に障害があるものとして無駄な処理を行つてしまう
ことになる。 本発明の目的は、第３の方式のバッファ
記憶から読み出したデータがある特定のデータパターン
であるという事を判別する回路を設け、ある特定のデー
タパターンであるときにアクセス要求回路へのエラ報告
をバッファ記憶のエラとしてでなく、主記憶装置のエラ
として報告しうる様にすることである。 第１図は本発
明の一実施例の概略を示すもので１は主記憶装置、２は
バッファ記憶、３はアクセス制御回路、４はアクセス要
求回路、をそれぞれ示しまた、５は主記憶、６はムーブ
インデータ回路、７は読み出しデータ送出回路、８はエ
ラ情報報告回路９は処理回路、１０はデータ処理回路、
１１は特定データパターン判別回路をそれぞれ示す。
第２図は本発明の一実施例の詳細を示すものでＲＯ〜４
はレジスタでＲＯはバッファ記憶書き込みデータレジス
タＲ１はバッファ記憶読み出しデータレジスタ、Ｒ２は
主記憶読み出しデータレジスタ、Ｒ３は読み出しデータ
送出レジスタ、Ｒ４はエラ情報送出レジスタを示す。
はレジスタでＲＯはバッファ記憶書き込みデータレジス
タＲ１はバッファ記憶読み出しデータレジスタ、Ｒ２は
主記憶読み出しデータレジスタ、Ｒ３は読み出しデータ
送出レジスタ、Ｒ４はエラ情報送出レジスタを示す。
また、ＧＯ〜Ｇ１は否定ゲートを示し、Ｇ２〜Ｇ７はア
ンドゲートを示し、Ｇ８〜Ｇｌｌはオアゲートを示す。
またＣＯ〜Ｃ６は論理回路網でＣＯは主記憶読み出しデ
ータエラ検出回路、Ｃ１はバッファ記憶読み出しデータ
エラ検出回路、Ｃ２は特定データパターン判別回路、Ｃ
３は特定データパターン生成回路、Ｃ４は読み出し制御
回路、Ｃ５はバッファ記憶エラ状報生成回路、Ｃ６は主
記憶エラ情報生成回路をそれぞれ示す。またＤＯ〜Ｄ５
はデータ母線でＤＯ，Ｄｌは主記憶読み出しデータ、Ｄ
２はバッファ記憶読み出しデータ、Ｄ３，Ｄ４は送出デ
ータ、Ｄ５はバッファ記憶ムーブインデータをそれぞれ
示す。またＳＯ〜Ｓ７は情報線でＳＯは主記憶読み出し
データエラ信号、Ｓ１はバッファ記憶読み出しデータエ
ラ信号、Ｓ２は特定データパターン認識信号、Ｓ３はツ
フア記憶読み出しデータ送出指令信号、Ｓ４は主記憶読
み出しデータ送出指令信号、Ｓ５はバッファ記憶エラ情
報生成信号、Ｓ６は主記憶エラ情報生成信号、Ｓ７は工
．ラ情報をそれぞれ示す。また、葵はバッファ記憶を示
す。アクセス要求回路からアクセス要求によりアクセス
制御回路は、要求に対する記憶情報がバッファ記憶に存
在しない場合、主記憶装置から該記憶！情報を読み出す
。
ンドゲートを示し、Ｇ８〜Ｇｌｌはオアゲートを示す。
またＣＯ〜Ｃ６は論理回路網でＣＯは主記憶読み出しデ
ータエラ検出回路、Ｃ１はバッファ記憶読み出しデータ
エラ検出回路、Ｃ２は特定データパターン判別回路、Ｃ
３は特定データパターン生成回路、Ｃ４は読み出し制御
回路、Ｃ５はバッファ記憶エラ状報生成回路、Ｃ６は主
記憶エラ情報生成回路をそれぞれ示す。またＤＯ〜Ｄ５
はデータ母線でＤＯ，Ｄｌは主記憶読み出しデータ、Ｄ
２はバッファ記憶読み出しデータ、Ｄ３，Ｄ４は送出デ
ータ、Ｄ５はバッファ記憶ムーブインデータをそれぞれ
示す。またＳＯ〜Ｓ７は情報線でＳＯは主記憶読み出し
データエラ信号、Ｓ１はバッファ記憶読み出しデータエ
ラ信号、Ｓ２は特定データパターン認識信号、Ｓ３はツ
フア記憶読み出しデータ送出指令信号、Ｓ４は主記憶読
み出しデータ送出指令信号、Ｓ５はバッファ記憶エラ情
報生成信号、Ｓ６は主記憶エラ情報生成信号、Ｓ７は工
．ラ情報をそれぞれ示す。また、葵はバッファ記憶を示
す。アクセス要求回路からアクセス要求によりアクセス
制御回路は、要求に対する記憶情報がバッファ記憶に存
在しない場合、主記憶装置から該記憶！情報を読み出す
。
主記憶読み出しデータＤＯは主記憶読み出しデータレジ
スタＲ２を介し、読み出し制御回路Ｃ４からの主記憶読
み出しデータ送出指令信号Ｓ４によりアンドゲートＧ７
、オアゲートＧｌＯさらに・読み出しデータ送出レジス
タＲ３を介してアクセス要求回路へ送出される。
スタＲ２を介し、読み出し制御回路Ｃ４からの主記憶読
み出しデータ送出指令信号Ｓ４によりアンドゲートＧ７
、オアゲートＧｌＯさらに・読み出しデータ送出レジス
タＲ３を介してアクセス要求回路へ送出される。
と同時に主記憶読み出しデータＤ１は主記憶読み出しデ
ータエラ検出回路ＣＯにより検査され、もしエラでなけ
れば主記憶読み出しデータ信号ＳＯはオフとなり主記憶
読み出しデータＤ１はアンドゲートＧ２、オアゲートＧ
８を介しバッファ記憶ムーブインデータＤ５となり、バ
ッファ記憶書き込みデータレジスタＲＯを介して、バッ
ファ記憶葵に書き込まれる。また、主記憶読み出しデー
タエラ検出回路ＣＯによる検査の結果エラが検出された
ならば主記憶読み出しデータエラ信号ＳＯ．はオンとり
、アンドゲートＧ２は閉じられ、特定データパターン生
成ｌ回路Ｃ３が働き、特定データパターンがオアゲート
Ｇ８を介し、バッファ記憶ムーブインデータＤ５となり
ツフア記憶書き込みデータレジスタＲＯを介してバッフ
ァ記憶ＢＳに書き込まれる。この時、主記憶読み出しデ
ータエラ信号ＳＯは、主記憶読み出しデータ送出信号Ｓ
４により、アンドゲートＧ５、オアゲートＧ９を介して
主記憶エラ情報生成信号Ｓ６となり主記憶情報生成回路
Ｃ６に供給される、ここで生成された主記憶エラ情報は
オアゲートＧｌｌ、エラ情報送出レジスタＲ４を介して
エラ情報Ｓ７となリアスセス要求回路へ送出される。以
上がバッファ記憶に記憶情報が存在しない場合の動作で
ある。
ータエラ検出回路ＣＯにより検査され、もしエラでなけ
れば主記憶読み出しデータ信号ＳＯはオフとなり主記憶
読み出しデータＤ１はアンドゲートＧ２、オアゲートＧ
８を介しバッファ記憶ムーブインデータＤ５となり、バ
ッファ記憶書き込みデータレジスタＲＯを介して、バッ
ファ記憶葵に書き込まれる。また、主記憶読み出しデー
タエラ検出回路ＣＯによる検査の結果エラが検出された
ならば主記憶読み出しデータエラ信号ＳＯ．はオンとり
、アンドゲートＧ２は閉じられ、特定データパターン生
成ｌ回路Ｃ３が働き、特定データパターンがオアゲート
Ｇ８を介し、バッファ記憶ムーブインデータＤ５となり
ツフア記憶書き込みデータレジスタＲＯを介してバッフ
ァ記憶ＢＳに書き込まれる。この時、主記憶読み出しデ
ータエラ信号ＳＯは、主記憶読み出しデータ送出信号Ｓ
４により、アンドゲートＧ５、オアゲートＧ９を介して
主記憶エラ情報生成信号Ｓ６となり主記憶情報生成回路
Ｃ６に供給される、ここで生成された主記憶エラ情報は
オアゲートＧｌｌ、エラ情報送出レジスタＲ４を介して
エラ情報Ｓ７となリアスセス要求回路へ送出される。以
上がバッファ記憶に記憶情報が存在しない場合の動作で
ある。
バッファ記憶に記憶情報が存在する場合には、バッファ
記憶から該記憶情報を読み出す。
記憶から該記憶情報を読み出す。
バッファ記憶読み出しデータレジスタＲ１を介して読み
出されたバッファ記憶読み出しデータＤ２は読み出し制
御回路Ｃ４からのバッファ記憶読み出しデータ送出指令
信号Ｓ３によりアンドゲートＧ６、オアゲートＧｌＯさ
らに、読み出しデータ送出レジスタＲ３を介してアクセ
ス要求回路へ送出されると同時に、ツフア記憶読み出し
データＤ２は、バッファ記憶読み出しデータエラ検出回
路Ｃ１により検査され、もしエラがあればバッファ記憶
読み出しデータエラ信号Ｓ１はオンとなる。また同時に
バッファ記憶読み出しデータＤ２は特定データパターン
判別回路Ｃ２で検査され、もし特定データパターンであ
れば特定パターン認識信号Ｓ２がオンとなる。ここで、
バッファ記憶読み出しデータエラ信号Ｓ１がオンで特定
データパターン認識信号Ｓ２がオフの時には、バッファ
記憶読み出しデータエラ信号Ｓ１はバッファ記憶読み出
しデータ送出指令信号Ｓ３によりアンドゲートＧ３を介
して、パンファ記憶エラ情報生成信号Ｓ５となり、バッ
ファ記憶エラ情報生成回路Ｃ５に供給される。
出されたバッファ記憶読み出しデータＤ２は読み出し制
御回路Ｃ４からのバッファ記憶読み出しデータ送出指令
信号Ｓ３によりアンドゲートＧ６、オアゲートＧｌＯさ
らに、読み出しデータ送出レジスタＲ３を介してアクセ
ス要求回路へ送出されると同時に、ツフア記憶読み出し
データＤ２は、バッファ記憶読み出しデータエラ検出回
路Ｃ１により検査され、もしエラがあればバッファ記憶
読み出しデータエラ信号Ｓ１はオンとなる。また同時に
バッファ記憶読み出しデータＤ２は特定データパターン
判別回路Ｃ２で検査され、もし特定データパターンであ
れば特定パターン認識信号Ｓ２がオンとなる。ここで、
バッファ記憶読み出しデータエラ信号Ｓ１がオンで特定
データパターン認識信号Ｓ２がオフの時には、バッファ
記憶読み出しデータエラ信号Ｓ１はバッファ記憶読み出
しデータ送出指令信号Ｓ３によりアンドゲートＧ３を介
して、パンファ記憶エラ情報生成信号Ｓ５となり、バッ
ファ記憶エラ情報生成回路Ｃ５に供給される。
ここで生成されたバッファ記憶エラ情報はオアゲートＧ
ｌｌエラ情報送出レジスタＲ４を介してエラ情報Ｓ７と
なりアクセス要求回路へ送出される。なお、バッファ記
憶読み出しデータエラ信号Ｓ１がオンで特定データパタ
ーン認識信号Ｓ２がオンの時には、バッファ記憶読み出
しデータ送出指令信号Ｓ３により、アンドゲートＧ４、
アンドゲートＧ９を介して、主記憶エラ情報生成信号Ｓ
６となり主記憶エラ情報生成回路Ｃ６に供給される。こ
こで生成された主記憶エラ情報はオアゲートＧｌｌエラ
情報送出レジスタＲ４を介してエラ情報Ｓ７となりアク
セス要求回路へ送出される。以上がバッファ記憶に該記
憶情報が存在する場合の動作である。この結果アクセス
要求回路は送出データＤ４、エラ情報Ｓ７を取り込み、
エラ処理並びにデータ処理が正しく行われる。
ｌｌエラ情報送出レジスタＲ４を介してエラ情報Ｓ７と
なりアクセス要求回路へ送出される。なお、バッファ記
憶読み出しデータエラ信号Ｓ１がオンで特定データパタ
ーン認識信号Ｓ２がオンの時には、バッファ記憶読み出
しデータ送出指令信号Ｓ３により、アンドゲートＧ４、
アンドゲートＧ９を介して、主記憶エラ情報生成信号Ｓ
６となり主記憶エラ情報生成回路Ｃ６に供給される。こ
こで生成された主記憶エラ情報はオアゲートＧｌｌエラ
情報送出レジスタＲ４を介してエラ情報Ｓ７となりアク
セス要求回路へ送出される。以上がバッファ記憶に該記
憶情報が存在する場合の動作である。この結果アクセス
要求回路は送出データＤ４、エラ情報Ｓ７を取り込み、
エラ処理並びにデータ処理が正しく行われる。
第１図は本発明の一実施例概略ブロック図、第２図はそ
の詳細ブロック図である。 図中、１は主記憶装置、２はバッファ記憶、１１は特定
データ判別回路、８はエラー情報報告回路である。
の詳細ブロック図である。 図中、１は主記憶装置、２はバッファ記憶、１１は特定
データ判別回路、８はエラー情報報告回路である。
Claims (1)
- １ 主記憶装置とそれに対応するバッファ記憶とそれら
のアクセス制御回路とアクセス要求を発するアクセス要
求回路を有し、アクセス要求回路からのアクセス要求に
対する記憶情報がバッファ記憶に存在しない時、主記記
憶装置から読み出したムーブインデータにエラがあると
、特定のデータパターンをムーブインデータとしてバッ
ファ記憶に登録するシステムにおいて、該データパター
ンをバッファ記憶から読み出した時、バッファ記憶のエ
ラではなく、主記憶装置のエラとしてアクセス要求回路
へ報告する事を特徴とするエラ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062150A JPS6043544B2 (ja) | 1981-04-24 | 1981-04-24 | メインメモリエラ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062150A JPS6043544B2 (ja) | 1981-04-24 | 1981-04-24 | メインメモリエラ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57179995A JPS57179995A (en) | 1982-11-05 |
| JPS6043544B2 true JPS6043544B2 (ja) | 1985-09-28 |
Family
ID=13191780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062150A Expired JPS6043544B2 (ja) | 1981-04-24 | 1981-04-24 | メインメモリエラ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043544B2 (ja) |
-
1981
- 1981-04-24 JP JP56062150A patent/JPS6043544B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57179995A (en) | 1982-11-05 |
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