JPS6043597B2

JPS6043597B2 - Charge transfer device output circuit

Info

Publication number: JPS6043597B2
Application number: JP54056083A
Authority: JP
Inventors: 尭央土屋; 光生曾根田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-05-08
Filing date: 1979-05-08
Publication date: 1985-09-28
Also published as: JPS55150196A

Description

【発明の詳細な説明】本発明は電荷転送素子（ＣＴＤ）、例えばＢＢＤの出
力回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an output circuit for a charge transfer device (CTD), such as a BBD.

ＢＢＤは一般に第１図に示すように構成される。 A BBD is generally configured as shown in FIG.

図において、入力端子１がｐｎｐ形のトランジスタ２の
ベースに接続され、このトランジスタ２のコレクタが接
地され、エミッタが抵抗器３を通じて電源端子４に接続
される。このトランジスタ２のエミッタが逆方向のダイ
オード５を通じてコンデンサＣｏの一端に接続され、こ
のコンデンサＣｏを通じてクロック端子６に接続される
。またコンデンサＣｏの一端がｎｐｎ形のトランジスタ
Ｑ１のエミッタに接続され、このトランジスタＱ１のコ
レクタが次段のｎｐｎ形のトランジスタＱ２のエミッタ
に接続され、以下同様にｎｐｎ形のトランジスタＱ。、
Ｑ、・・・・・・のコレクタとエミッタとが順次接続さ
れる。なおトランジスタＱ、、Ｑ２・・・・・・のコレ
クタをベースとの間にそれぞれコンデンサＣｌ、Ｃ２・
・・・・・が接続される。なおコンデンサＣｌ、Ｃ２・
・・・・・の容量値は全てコンデンサＣｏに等しく、Ｃ
とする。さらに奇数番目のトランジスタＱ、、Ｑ３・・
・・・・のベースがクロック端子７を通じて駆動回路８
に接続され、偶数番目のトランジスタＱ２、Ｑ、・・・
・・・のベースがクロック端子６を通じて駆動回路８に
接続される。そしてクロック端子６、７には、それぞ
れ第２図Ａ、Ｂに示すようにＶＤＣとＶＤＣ＋ＶＰの電
位を取り、デューティー比が５０％で、互いに、逆極性
になるクロック信号φ１、φ２が供給される。In the figure, an input terminal 1 is connected to the base of a pnp transistor 2, the collector of which is grounded, and the emitter connected to a power supply terminal 4 through a resistor 3. The emitter of this transistor 2 is connected to one end of a capacitor Co through a reverse diode 5, and is connected to a clock terminal 6 through this capacitor Co. Further, one end of the capacitor Co is connected to the emitter of an npn type transistor Q1, and the collector of this transistor Q1 is connected to the emitter of the next stage npn type transistor Q2, and so on. ,
The collectors and emitters of Q, . . . are sequentially connected. Note that capacitors Cl, C2, etc. are connected between the collectors and bases of transistors Q, Q2, etc., respectively.
... is connected. Note that capacitors Cl, C2・
The capacitance values of ... are all equal to the capacitor Co, and C
shall be. Furthermore, odd-numbered transistors Q,,Q3...
The base of ... is connected to the drive circuit 8 through the clock terminal 7.
even-numbered transistors Q2, Q,...
... are connected to the drive circuit 8 through the clock terminal 6. The clock terminals 6 and 7 are supplied with clock signals φ1 and φ2 which take the potentials of VDC and VDC+VP, respectively, as shown in FIG. 2A and B, have a duty ratio of 50%, and have opposite polarities. .

なお電圧Ｖ、は、電源端子４に供給される電源電圧Ｖｃ
ｃに対して、Ｖｃｃ＞ＶＤｃ＋２Ｖｐとされる。Note that the voltage V is the power supply voltage Vc supplied to the power supply terminal 4.
For c, Vcc>VDc+2Vp.

さらに入力端子１に供給される入力信号の電圧Ｖｓが
、ＶＤＣ＋ＶＰ≦Ｖｓ≦ＶＤｃ＋２Ｖｐの範囲とされる
。Furthermore, the voltage Vs of the input signal supplied to the input terminal 1 is in the range of VDC+VP≦Vs≦VDc+2Vp.

この装置において、初期状態では、コンデンサＣｏ、
Ｃ、・・・・・・はすべて端子電圧がＶｐに充電されて
いる。In this device, in the initial state, capacitor Co,
The terminal voltages of C, . . . are all charged to Vp.

また入力信号の電圧■ｓを直流成分ＶＳＤＯと交流成分
ＶＳＡＣとに分けると、初期状態では交流成分ＶＳＡＣ
のみＯになつている。従つて初期状態において、偶数番
目のコンデンサＣ。Furthermore, if the input signal voltage ■s is divided into a DC component VSDO and an AC component VSAC, in the initial state, the AC component VSAC
only O. Therefore, in the initial state, even-numbered capacitors C.

，Ｃ２・・・・・・のホットエンド側は第２図Ｃに示す
ように、信号φ１が■。。＋■，の期間に、一旦■ＤＣ
＋２ＶＰまで上がつた後に■ＳＤＣになり、信号φ２が
■。。＋■２の期間に、一旦■，００−Ｖｐまで下がつ
た後に■。。十■２になる。また奇数番目のコンデンサ
Ｃｌ，Ｃ３・・・・・・のホットエンド側は、第２図Ｄ
に示すように、信号φ１がＶ。。＋Ｖｐの期間に、一旦
■，ＤＣ−■２まで下がつた後に■ＤＣ＋ＶＰになり、
信号φ２がＶＤＣ＋ＶＰの期間に、一旦■ＤＣ＋２ＶＰ
まで上がつた後に■，ＤＯになる。そして入力信号が供
給された直後の最初の信号φｏが■ＤＣ＋ＶＰの期間に
おいて、このときの入力信号の電圧を■＝■Ｓ１とする
とコンデンサＣ。のホットエンド側の電位は一旦■ＤＣ
＋２ＶＰまで上がつた後にＶＳｌになる。すなわちコン
デンサＣ。は放電して、（Ｖ，ｌ−（ＶＤＯ＋ＶＰ）Ｃ
の電荷を蓄える。このときトランジスタＱ１はオフなの
で、コンデンサＣｌ，Ｃ２・・・・・・には変化はない
。次に、続く信号φ２が■。。＋Ｖ，の期間において、
まず信号φ１の電位が■ＤＯになるので、コンデンサＣ
。のホットエンド側の電位はＶ，ｌ−（ＶＤＯ＋ＶＰ）
＋ＶＤＣ＝■，１−■２になる。そしてトランジスタＱ
１がオンするので、コンデンサＣ。のホットエンド側の
電位は最終的にトランジスタＱ１のベース電位（ＶＤｃ
＋Ｖｐ）まで上昇する。このときトランジスタＱ１は能
動領域で動作しているの！で、コンデンサＣ。の充電は
、端子７→コンデンサＣ１→トランジスタＱ１のコレク
タ・エミッタ→コンデンサＣ。の経路で行われる。そし
てコンデンサＣ。のホットエンド側の電位が■，１から
■９に変化するので、コンデンサＣ１のホットエンド側
からコンデンサＣ。のホットエンド側への電荷の移動は
、で与えられる。これに対してコンデンサＣ１には最初
Ｖ，・Ｃの電荷が蓄えられていたので、コンデンサＣ１
の最終電荷量は、Ｖｐ−Ｃ−（ＶＯＯ＋２Ｖｐ−Ｖ，ｌ
）Ｃ＝〔■，−（ＶＯｃ＋Ｖｐ））Ｃとなる。, C2..., the signal φ1 is ■ as shown in FIG. 2C. . During the period of +■, once ■DC
After rising to +2VP, it becomes ■SDC, and signal φ2 becomes ■. . During the +■2 period, ■ once fell to ■, 00-Vp, and then ■. . Becomes 12. Also, the hot end side of the odd numbered capacitors Cl, C3... is shown in Figure 2 D.
As shown in , the signal φ1 is at V. . During the +Vp period, once it drops to ■, DC-■2, it becomes ■DC+VP,
During the period when the signal φ2 is VDC+VP, it becomes ■DC+2VP once.
After reaching ■, DO. Then, in a period in which the first signal φo immediately after the input signal is supplied is ■DC+VP, if the voltage of the input signal at this time is ■=■S1, then the capacitor C. Once the potential on the hot end side of
After rising to +2VP, it becomes VSl. That is, capacitor C. is discharged and (V,l-(VDO+VP)C
stores a charge of At this time, since the transistor Q1 is off, there is no change in the capacitors Cl, C2, . . . . Next, the following signal φ2 is ■. . In the period of +V,
First, the potential of signal φ1 becomes ■DO, so capacitor C
. The potential on the hot end side of is V,l-(VDO+VP)
+VDC=■,1-■2. and transistor Q
1 is turned on, so capacitor C. The potential on the hot end side of is finally the base potential of transistor Q1 (VDc
+Vp). At this time, transistor Q1 is operating in the active region! And capacitor C. Charging is from terminal 7 → capacitor C1 → collector/emitter of transistor Q1 → capacitor C. This is done through the following route. and capacitor C. The potential on the hot end side of capacitor C changes from ■,1 to ■9, so from the hot end side of capacitor C1 to capacitor C. The charge transfer to the hot end side of is given by. On the other hand, since the capacitor C1 initially stored a charge of V, ・C, the capacitor C1
The final charge amount is Vp-C-(VOO+2Vp-V, l
)C=[■, -(VOc+Vp))C.

すなわち、信号φ１がＪＶＤＣ＋ＶＰの期間にコンデン
サＣ。が■１−（ＶＤＣ＋■ｐ）であつたものが、信号
φ２が■。。＋■２の期間にコンデンサＣ１に移動し、
コンデンサＣ。はＶＤＣ＋ＶＰに戻る。なおトランジス
タＱ２がオフであるので、コンデンサＣ２，Ｃ３・・・
・・・には変化はない。さらに次の信号φ１が■ＤＣ＋
■Ｐの期間において、入力信号の電圧がＶＳ＝Ｖ，２と
すると、コンデンサＣ。That is, the capacitor C is connected during the period when the signal φ1 is JVDC+VP. The signal φ2 was ■1-(VDC+■p), but the signal φ2 was ■. . Moves to capacitor C1 during period +■2,
Capacitor C. returns to VDC+VP. Note that since transistor Q2 is off, capacitors C2, C3...
There is no change in... Furthermore, the next signal φ1 is ■DC+
(2) During period P, if the input signal voltage is VS=V,2, capacitor C.

はＶＳ２−（■ＤＣ＋ＶＰ）に充電され、コンデンサＣ
１はＶＤＯ＋ＶＰに戻され、コンデンサＣ２はＶ，ｌ−
（ＶＤＯ＋ＶＰに充電される。なおトランジスタＯがオ
フなのでコンデンサＣ３以降は変化しない。以上の動作
がくり返されて、信号は図面の左から右へと、信号φ１
，φ２に同期して移動される。is charged to VS2-(■DC+VP), and the capacitor C
1 is returned to VDO+VP, and capacitor C2 is connected to V,l-
(Charged to VDO+VP. Note that since transistor O is off, capacitor C3 and subsequent parts do not change. The above operation is repeated, and the signal φ1 is charged from left to right in the drawing.)
, φ2.

このような回路において、例えばコンデンサＣ３が信号
状態■のときに、コンデンサＣ２のホットエンド側の電
圧はＶ，−ＶＢＥ＋■０ｃになつている。In such a circuit, for example, when the capacitor C3 is in the signal state (2), the voltage on the hot end side of the capacitor C2 is V, -VBE+20c.

従つてトランジスタ９がサチユレーシヨンしないために
は、■５の最小値は、ＶＳｍｉｎ：（ＶＰ−ＶＢＥ＋Ｖ
ＤＣ）＋■ＣＥｍｉｎ以上でなければならない。Therefore, in order to prevent the transistor 9 from saturating, the minimum value of 5 is VSmin: (VP-VBE+V
DC)+■CEmin or more.

一方Ｖｓの最大値は、■Ｓｍａｘ＝２Ｖｐ−■ＢＩＣ＋
ＶＤＣであるから、上述のＢＢＤのダイナミックレンジ
は、となる。On the other hand, the maximum value of Vs is ■Smax=2Vp−■BIC+
Since it is VDC, the dynamic range of the above-mentioned BBD is as follows.

またコンデンサＣ２が信号状態のときに、コンデンサＣ
２のホットエンド側の電位は最大２Ｖｐ−Ｖ３ｒ：＋Ｖ
ＤＣまで上昇し、このときトランジスタＱ３クのベース
電位はＶＤＣなので、トランジスタＯには最大２ＶＰ−
ＶＢＥの電圧がかかる。Also, when capacitor C2 is in the signal state, capacitor C
The potential on the hot end side of 2 is maximum 2Vp-V3r: +V
At this time, the base potential of transistor Q3 is VDC, so transistor O has a maximum of 2VP-
VBE voltage is applied.

従つて各トランジスタの耐圧は２ＶＰ−ＶＢＩＣが要求
される。そしてこのようなりＢＤに対して出力回路を構
成する場合には、ダイナミックレンジをＶｐ−ＶｃＥｍ
ｉｎ以上、耐圧の要求を２■２−■Ｂ８以下にする必要
がある。ところでＢＢＤの出力回路として、以下のよう
なものが提案されている。Therefore, the breakdown voltage of each transistor is required to be 2VP-VBIC. When configuring an output circuit for a BD like this, the dynamic range is Vp-VcEm.
In. or more, the withstand voltage requirement must be 2.2-.B8 or less. By the way, the following BBD output circuits have been proposed.

第３図において、コンデンサＣ２ｎのコールドエンド側
がコンプリメンタリーなトランジスタ１１，１２の互い
に接続されたエミッタの接続点に接続される。In FIG. 3, the cold end of the capacitor C2n is connected to the connection point of the mutually connected emitters of complementary transistors 11 and 12.

さらにトランジスタ１１，１２のベースが互いに接続さ
れ、この接続点に発振器１３接続される。そしてこの発
振器１３から信号φ１と同位相で、■ＤＣ−ＶＢＥと、
ＶＤＣ＋■Ｐ＋ＶＢＥの電位を取る信号φ１が供給され
る。そしてＰｎｐ形のトランジスタ２のコレクタが接地
され、Ｎｐｎ形のトランジスタ１１のコレクタがＮｐｎ
形のトランジスタ１４のコレクタ●エミッタを通じて電
源端子４に接続され、このトランジスタ１４のベースが
クロック端子７に接続される。それと共にトランジスタ
１１，１４の接続点に容量値Ｃのコンデンサ１５が接続
され、このコンデンサ１５を通じてクロック端子６が接
続される。そしてトランジスタ１１，１４の接続点から
出力端子１６が導出される。従つてこの回路において、
入力信号が供給されて任意の時間が経過した後の信号φ
１がＶ。Furthermore, the bases of transistors 11 and 12 are connected to each other, and an oscillator 13 is connected to this connection point. Then, from this oscillator 13, in the same phase as the signal φ1, ■DC-VBE,
A signal φ1 having a potential of VDC+P+VBE is supplied. The collector of the Pnp type transistor 2 is grounded, and the collector of the Npn type transistor 11 is connected to the Npn
The collector and emitter of the transistor 14 are connected to the power supply terminal 4, and the base of this transistor 14 is connected to the clock terminal 7. At the same time, a capacitor 15 having a capacitance value C is connected to the connection point between the transistors 11 and 14, and the clock terminal 6 is connected through this capacitor 15. An output terminal 16 is led out from the connection point between the transistors 11 and 14. Therefore, in this circuit,
Signal φ after an arbitrary time has elapsed after input signal is supplied
1 is V.

ｃ＋■Ｐの期間に、コンデンサＣ２ｎ−２に（■１−（
■Ｆ３ｌ−（■０ｃ＋■ｐ））Ｃの電荷が充電され、続
く信号φ２が■。。＋Ｖｐの期間にコンデンサＣ２ｎ−
１に上述のコンデンサＣ。の電荷が移行される。そして
次の信号φ１がＶＤＣ＋■Ｐの期間に、コンデンサＣ２
ｎを通じて矢印１。の方向に（■００＋２■２−ＶＳｌ
）Ｃの電荷が流され、この電流はトランジスタ１１のコ
レクタを通じてコンデンサ１５を放電する。ここでコン
デンサ１５には初め■２・Ｃの電荷が蓄えられていたの
で、コンデンサ１５はＶＳｌ−（■ＤＣ＋■ｐ）に充電
され、信号φ１の電位が加算されて、出力端子１６には
、の出力電圧■。During the period of c+■P, (■1-(
■F3l-(■0c+■p))C is charged, and the subsequent signal φ2 becomes ■. . During the period of +Vp, capacitor C2n-
1 is the capacitor C mentioned above. charge is transferred. Then, during the next period when the signal φ1 is VDC+■P, the capacitor C2
Arrow 1 through n. In the direction of (■00+2■2-VSl
) C flows, and this current discharges the capacitor 15 through the collector of the transistor 11. Here, since the capacitor 15 had initially stored a charge of ■2·C, the capacitor 15 was charged to VSl-(■DC+■p), and the potential of the signal φ1 was added to the output terminal 16. ■ Output voltage.

ぃが得られる。ところがこの回路において、コンデンサ
１５が信号状態■，″のときに、トランジスタ１１がサ
チユレーシヨンしないためには、■″ｓの最小値は、Ｖ
ｓ．″Ｍｉｎ＝■ｐ＋■ＤＯ＋■。You can get However, in this circuit, in order for the transistor 11 not to saturate when the capacitor 15 is in the signal state ■,'', the minimum value of ■''s must be V
s. ″Min=■p+■DO+■.

Ｅｍｉｎ以上でなければならず、Ｖｓ″の最大値は■，
と同じく、である。It must be greater than or equal to Emin, and the maximum value of Vs″ is ■,
Similarly, it is.

従つてダイナミックレンジは、（２Ｖｐ−■ＢＥ＋■ｃ
）ｃ）−（■ｐ＋■ＤＣ＋■ＣＥｍｉｎ）となつて、Ｂ
ＢＤのダイナミックレンジよりＶＢＥ小さくなつてしま
う。Therefore, the dynamic range is (2Vp-■BE+■c
) c) - (■p+■DC+■CEmin), so B
VBE becomes smaller than the dynamic range of BD.

なおコンデンサ１５が信号状態のときのホツトエニ／ド
側の最高電位は２Ｖ，一■ＢＥであり、このときのトラ
ンジスタ１４のベース電位は■。Note that when the capacitor 15 is in the signal state, the highest potential on the hot any/de side is 2V, 1*BE, and the base potential of the transistor 14 at this time is 2V.

。である。従つて耐圧の要求は２Ｖｐ−■ＢＥとなり、
これはＢＢＤの要求に等しい。本発明はこのような点に
かんがみ、簡単な構成で耐圧の要求を変えずにダイナミ
ックレンジの広い出力回路を提案するものてある。. It is. Therefore, the withstand voltage requirement is 2Vp-■BE,
This is equivalent to the BBD requirement. In view of these points, the present invention proposes an output circuit with a simple configuration and a wide dynamic range without changing the withstand voltage requirements.

以下図面を参照しながら本発明の一実施例について説明
しよう。すなわち第４図において、クロック端子７から
の信号φ２がバイアス回路２０に供給されて＋Δ■の直
流電圧が重畳され、この＋Δ■の重畳された信号φ２″
″″がトランジスタ１４のベースに供給される。An embodiment of the present invention will be described below with reference to the drawings. That is, in FIG. 4, the signal φ2 from the clock terminal 7 is supplied to the bias circuit 20, and a DC voltage of +Δ■ is superimposed on the signal φ2''.
"" is supplied to the base of transistor 14.

この回路によれば、トランジスタ１１において、信号の
上限は、下限は、となり、ダイナミックレンジはとなる。According to this circuit, in the transistor 11, the upper and lower limits of the signal are as follows, and the dynamic range is as follows.

従つてこの回路において、バイアス回路２０で■ＢＥ以
上の直流電圧＋ΔＶを重畳することにより、ダイナミッ
クレンジをＢＢＤより広げることができる。Therefore, in this circuit, the dynamic range can be made wider than BBD by superimposing a DC voltage +ΔV greater than ■BE in the bias circuit 20.

またこのときの耐圧の要求はトランジスタ１４において
、であり、ＢＢＤの要求に等しい。Further, the breakdown voltage requirement at this time is as follows for the transistor 14, which is equal to the BBD requirement.

なおこの凹硲で、出力゛旺土にΔＶが重畳されることに
なるが、これは後段回路等で容易に補正することができ
る。Note that due to this concavity, ΔV is superimposed on the output voltage, but this can be easily corrected by a subsequent stage circuit or the like.

こうして本発明によれば、ダイナミックレンジが広く、
耐圧の要求がＢＢＤに等しい出力回路を構成することが
できる。Thus, according to the present invention, the dynamic range is wide;
It is possible to configure an output circuit whose breakdown voltage requirement is equal to BBD.

さらに上述の回路において、信号電圧■が■Ｄ。Furthermore, in the above circuit, the signal voltage ■ is ■D.

＋Δ■以下になると、トランジスタ１４がオンするので
、ΔＶの値がのときには、信号の下限はΔ■＋ＶＤＣに
なる。When the voltage is below +Δ■, the transistor 14 is turned on, so when the value of ΔV is , the lower limit of the signal becomes Δ■+VDC.

このためダイナミックレンジはとなり、Δ■の値を大き
くしても、ダイナミックレンジはこの値で制限される。Therefore, the dynamic range is as follows, and even if the value of Δ■ is increased, the dynamic range is limited by this value.

しかしこの場合に、最高ＢＢＤの約２倍のダイナミック
レンジが得られるので、ＢＢＤからの出力を２倍の電圧
に増幅して出力することも可能である。However, in this case, since a dynamic range approximately twice that of the maximum BBD can be obtained, it is also possible to amplify the output from the BBD to twice the voltage and output it.

その場合には、コンデンサ１５の容量値をＣ／２とする
ことにより、２倍の出力電圧を得ることができる。なお
本発明は、上述のバイポーラトランジスタによるＢＢＤ
に限らず、ＣＣＤなどの他のＣＴＤにも適用できる。In that case, by setting the capacitance value of the capacitor 15 to C/2, twice the output voltage can be obtained. Note that the present invention provides a BBD using the above-mentioned bipolar transistor.
The present invention is not limited to , but can also be applied to other CTDs such as CCDs.

[Brief explanation of drawings]

第１図、第２図はＢＢＤの説明のための図、第３図は従
来の出力回路の接続図、第４図は本発明の一例の接続図
である。１１，１２はコンプリメンタリーなトランジスタ、１３
は発振器、１４は出力トランジスタ、１５はコンデンサ
である。1 and 2 are diagrams for explaining the BBD, FIG. 3 is a connection diagram of a conventional output circuit, and FIG. 4 is a connection diagram of an example of the present invention. 11 and 12 are complementary transistors, 13
is an oscillator, 14 is an output transistor, and 15 is a capacitor.

Claims

[Claims]

1 Connect the cold end side of any capacitor of the charge transfer element to the connection point of the mutually connected controlled terminals of a complementary pair of first and second active elements, and connect the control terminals of these active elements with the above-mentioned A signal having the same phase as the clock signal supplied to the charge transfer element is supplied, and a third active element is connected to the current path of the active element, and a contact point between the third active element and the pair of active elements. one end of the capacitive element is connected to the other end of the capacitive element, the clock signal is supplied to the other end of the capacitive element, and a signal obtained by superimposing a predetermined voltage on the clock signal is supplied to the control terminal of the third active element. A charge transfer element output circuit that extracts output voltage from a capacitive element.