JPS6043666B2 - 相補形ｍｉｓ半導体装置 - Google Patents
相補形ｍｉｓ半導体装置Info
- Publication number
- JPS6043666B2 JPS6043666B2 JP51123803A JP12380376A JPS6043666B2 JP S6043666 B2 JPS6043666 B2 JP S6043666B2 JP 51123803 A JP51123803 A JP 51123803A JP 12380376 A JP12380376 A JP 12380376A JP S6043666 B2 JPS6043666 B2 JP S6043666B2
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- Japan
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- type
- clamp diode
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- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、クランプダイオードを有する相補形ＭＩＳ
半導体装置に関する。
半導体装置に関する。
従来の相補形ＭＩＳ半導体装置たとえばＣＭＯＳＩＣ
においては、第１図にその回路図を示すように、ゲート
破壊防止のためにクランプダイオードＤ１、Ｄ２をＰチ
ャンネルＭＯＳ素子Ｑｐ（５ＮチャンネルＭＯＳ素子Ｑ
Ｎに設けているのが一般的である。
においては、第１図にその回路図を示すように、ゲート
破壊防止のためにクランプダイオードＤ１、Ｄ２をＰチ
ャンネルＭＯＳ素子Ｑｐ（５ＮチャンネルＭＯＳ素子Ｑ
Ｎに設けているのが一般的である。
すなわち、このクランプダイオードＤ、、Ｄ２は、入力
端子１に０〜−ＶＤＤの範囲外の入力が印加された場合
に順方向電流が流れることを利用し、この電流バスに沿
つてインピーダンスが小さいことをもつて内部ゲートに
高い電圧がかからないようにするものである。なお、２
は出力端子３は電源端子（−ＶＤＤ）４は接地端子であ
る。 しカルながら、上記順方向電流がＣＭＯＳＩＣを
構成しているそれぞれのＰＮ接合（拡散層）からなるＰ
ＮＰＮサイリスタ構造に対し、トリガ電流の役割をはた
し、それが寄生サイリスタ動作をもたらし、回路素子を
破壊させてしまう問題がある。
端子１に０〜−ＶＤＤの範囲外の入力が印加された場合
に順方向電流が流れることを利用し、この電流バスに沿
つてインピーダンスが小さいことをもつて内部ゲートに
高い電圧がかからないようにするものである。なお、２
は出力端子３は電源端子（−ＶＤＤ）４は接地端子であ
る。 しカルながら、上記順方向電流がＣＭＯＳＩＣを
構成しているそれぞれのＰＮ接合（拡散層）からなるＰ
ＮＰＮサイリスタ構造に対し、トリガ電流の役割をはた
し、それが寄生サイリスタ動作をもたらし、回路素子を
破壊させてしまう問題がある。
これは、特に、上記クランプダイオードＤ、、Ｄ。に回
路特性上大きなりランプ抵抗をつけることができない場
合に、顕著な寄生サイリスタ動作が生ずるものである。
それゆえ、本発明の目的は、上述する諸問題を解決し
、寄生ＰＮＰＮサイリスタにおけるＰＮＰトランジスタ
部およびＮＰＮトランジスタ部の電流増幅率ｈｐＥを極
めて小さくすることにより、寄生サイリスタ動作をなく
し、もつてそれによる回路素子破壊を防止したクランプ
ダイオードを有する相補形ＭＩＳ半導体装置を提供する
ことにある。
路特性上大きなりランプ抵抗をつけることができない場
合に、顕著な寄生サイリスタ動作が生ずるものである。
それゆえ、本発明の目的は、上述する諸問題を解決し
、寄生ＰＮＰＮサイリスタにおけるＰＮＰトランジスタ
部およびＮＰＮトランジスタ部の電流増幅率ｈｐＥを極
めて小さくすることにより、寄生サイリスタ動作をなく
し、もつてそれによる回路素子破壊を防止したクランプ
ダイオードを有する相補形ＭＩＳ半導体装置を提供する
ことにある。
このような目的を達成するために本発明においては、
Ｎ（Ｐ）型半導体基体表面に設けられているＰ（Ｎ）型
層を一つの領域とする第１のクランプダイオードがＰ（
Ｎ）チャンネルＭＩＳトランジスタにおけるソースとゲ
ートとの間に設けられ、前記基体表面のＰ（Ｎ）型ウェ
ル層表面のＮ（Ｐ）型層を一つの領域とする第２のクラ
ンプダイオードがＮ（Ｐ）チャンネルＭＩＳトランジス
タにおけるソースとゲートとの間に設けられている相補
形ＭＩＳ半導体装置において、第１のクランプダイオー
ドにおけるＰ（Ｎ）型層の周辺に離間してＰ（Ｎ）型層
が設けられ、このＰ（Ｎ）型層が前記基体とオーミック
接続され、第２のクランプダイオードにおけるＮ（Ｐ）
型層の周辺に離間してＮ（Ｐ）型層が設けられ、このＮ
（Ｐ）型層が前記Ｐ（Ｎ）型ウェル層とオーミック接続
されていることを特徴とする相補形ＭＩＳ半導体装置と
するものである。 以下、本発明の一実施例であるＣＭ
ＯＳＩＣおよびその製法を工程順に図面を参照しながら
詳述する。
Ｎ（Ｐ）型半導体基体表面に設けられているＰ（Ｎ）型
層を一つの領域とする第１のクランプダイオードがＰ（
Ｎ）チャンネルＭＩＳトランジスタにおけるソースとゲ
ートとの間に設けられ、前記基体表面のＰ（Ｎ）型ウェ
ル層表面のＮ（Ｐ）型層を一つの領域とする第２のクラ
ンプダイオードがＮ（Ｐ）チャンネルＭＩＳトランジス
タにおけるソースとゲートとの間に設けられている相補
形ＭＩＳ半導体装置において、第１のクランプダイオー
ドにおけるＰ（Ｎ）型層の周辺に離間してＰ（Ｎ）型層
が設けられ、このＰ（Ｎ）型層が前記基体とオーミック
接続され、第２のクランプダイオードにおけるＮ（Ｐ）
型層の周辺に離間してＮ（Ｐ）型層が設けられ、このＮ
（Ｐ）型層が前記Ｐ（Ｎ）型ウェル層とオーミック接続
されていることを特徴とする相補形ＭＩＳ半導体装置と
するものである。 以下、本発明の一実施例であるＣＭ
ＯＳＩＣおよびその製法を工程順に図面を参照しながら
詳述する。
Ｃ７ｌＮ型シリコンウェーハ５表面にＰ型ウェル層６，
６ａが設けられ全面にフィールド酸化シリコン膜７を有
するものをスターテイングマテリアルとして用意する（
第２図）。
６ａが設けられ全面にフィールド酸化シリコン膜７を有
するものをスターテイングマテリアルとして用意する（
第２図）。
Ｐ型ウェル層６は、ＮチャンネルＭＯＳトランジスタＱ
Ｎを設ける領域、他のＰ型層６ａは、そのトランジスタ
ＱＮにおけるゲート破壊を防止するためのクランプダイ
オードＤ２を設ける領域となるものである。このスター
テイングマテリアルは、公知技術を用いて製作できるも
のである。（イ）ＮチャンネルおよびＰチャンネルのＭ
ＯＳトランジスタＱＮ，Ｑｐそれにクランプダイオード
Ｄｌ，Ｄ２の活性領域のフィールド酸化シリコン膜７を
選択的に取り除いたのち、全面にゲート酸化シリコン膜
８ついでゲート電極用多結晶シリコン膜９を形成し、つ
いでゲート電極パターンを多結晶シリコン膜９にフォト
エッチング等−により設けたのち、セルフアライン方式
によりゲート酸化シリコン膜８パターン、ソースおよび
ドレインパターンを設け、ウェーハ表面を露出する（第
３図）クランプダイオードＤ１〜Ｄ２形成領域におけ，
るフィールド酸化シリコン膜７のそれぞれの透孔１０〜
１３は、下記するような目的のために設けるものである
。
Ｎを設ける領域、他のＰ型層６ａは、そのトランジスタ
ＱＮにおけるゲート破壊を防止するためのクランプダイ
オードＤ２を設ける領域となるものである。このスター
テイングマテリアルは、公知技術を用いて製作できるも
のである。（イ）ＮチャンネルおよびＰチャンネルのＭ
ＯＳトランジスタＱＮ，Ｑｐそれにクランプダイオード
Ｄｌ，Ｄ２の活性領域のフィールド酸化シリコン膜７を
選択的に取り除いたのち、全面にゲート酸化シリコン膜
８ついでゲート電極用多結晶シリコン膜９を形成し、つ
いでゲート電極パターンを多結晶シリコン膜９にフォト
エッチング等−により設けたのち、セルフアライン方式
によりゲート酸化シリコン膜８パターン、ソースおよび
ドレインパターンを設け、ウェーハ表面を露出する（第
３図）クランプダイオードＤ１〜Ｄ２形成領域におけ，
るフィールド酸化シリコン膜７のそれぞれの透孔１０〜
１３は、下記するような目的のために設けるものである
。
透孔１０は、Ｎ型シリコンウェーハ５（すなわちクラン
プダイオードＤ１の一つの領域）のオーミックコンタク
ト層を設置けるためと、このクランプダイオードＤ１に
よるＰＮＰＮサイリスタ現象の発生を防止するためのＰ
＋型層を設けるためのものとを兼有する。透孔１１は、
上記クランプダイオードＤ１の他の領域となるＰ＋型層
を設けるためのものであこる。一方、透孔１２は、クラ
ンプダイオードＤ２の一つの領域となるＮ＋型層を設け
るためのものである。透孔１３は、そのクランプダイオ
ードＤ２の他の領域となるＰ型ウェル層６ａのオーミッ
クコンタクト層を設けるためと、この１クランプダイオ
ードＤ２によるＰＮＰＮサイリスタ現象の発生を防止す
るためのＮ＋型層を設けるためのものとを兼有する。透
孔１０と透孔１３とが本発明の特長であり、新規なもの
である。冫）ＰチヤンネノレＭＯＳトランジスタＱｐお
よびそれのゲート破壊防止用クランプダイオードＤ１を
形成するため、ボロン等のＰ型不純物を用い、拡散用マ
スクとしてＣＶＤ法により形成した酸化シリコン膜１４
等を使用して選択不純物拡散を行ない、それぞれのＰ＋
型層１５〜２０を形成する（第４図）。この場合、Ｐチ
ャンネルＭＯＳトランジスタＱｐにおけるゲート電極用
多結晶シリコン膜９は、低抵抗体に化成される。なお、
上記不純物拡散の際、透孔１０，１３それにＮチャンネ
ルＭＯＳトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜１４を被覆しておく。
プダイオードＤ１の一つの領域）のオーミックコンタク
ト層を設置けるためと、このクランプダイオードＤ１に
よるＰＮＰＮサイリスタ現象の発生を防止するためのＰ
＋型層を設けるためのものとを兼有する。透孔１１は、
上記クランプダイオードＤ１の他の領域となるＰ＋型層
を設けるためのものであこる。一方、透孔１２は、クラ
ンプダイオードＤ２の一つの領域となるＮ＋型層を設け
るためのものである。透孔１３は、そのクランプダイオ
ードＤ２の他の領域となるＰ型ウェル層６ａのオーミッ
クコンタクト層を設けるためと、この１クランプダイオ
ードＤ２によるＰＮＰＮサイリスタ現象の発生を防止す
るためのＮ＋型層を設けるためのものとを兼有する。透
孔１０と透孔１３とが本発明の特長であり、新規なもの
である。冫）ＰチヤンネノレＭＯＳトランジスタＱｐお
よびそれのゲート破壊防止用クランプダイオードＤ１を
形成するため、ボロン等のＰ型不純物を用い、拡散用マ
スクとしてＣＶＤ法により形成した酸化シリコン膜１４
等を使用して選択不純物拡散を行ない、それぞれのＰ＋
型層１５〜２０を形成する（第４図）。この場合、Ｐチ
ャンネルＭＯＳトランジスタＱｐにおけるゲート電極用
多結晶シリコン膜９は、低抵抗体に化成される。なお、
上記不純物拡散の際、透孔１０，１３それにＮチャンネ
ルＭＯＳトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜１４を被覆しておく。
これは、後工程でＮ＋型層を設けるためである。Ｐ＋型
層１８は、ＰチャンネルＭＯＳトランジスタＱｐのゲー
ト破壊防止用のクランプダイオードＤ１におけるＰＮＰ
Ｎサイリスタ現象の発生を防止するために設けるもので
、クランプダイオードＤ１の一つの領域であるＰ＋型層
１０と離間して設け、これをコレクタとし、Ｐ＋型層１
７をエミッタとするラテラルＰＮＰトランジスタを構成
するように設けるものである。
層１８は、ＰチャンネルＭＯＳトランジスタＱｐのゲー
ト破壊防止用のクランプダイオードＤ１におけるＰＮＰ
Ｎサイリスタ現象の発生を防止するために設けるもので
、クランプダイオードＤ１の一つの領域であるＰ＋型層
１０と離間して設け、これをコレクタとし、Ｐ＋型層１
７をエミッタとするラテラルＰＮＰトランジスタを構成
するように設けるものである。
このようなラテラルＰＮＰトランジスタの構造にするこ
とにより寄生ＰＮＰＮサイリスタの電流増幅率ＨＦＩｌ
ｌ：を小とし、もつてそのサイリスタ現象の発生を防止
するものである。−）ＮチャンネルＭＯＳトランジスタ
ＱＮおよびそれのゲート破壊防止用クランプダイオード
Ｄ２を形成するため、リン等のＮ型不純物を用い拡散用
マスクとしてＣＶＤ法により形成した酸化シリコン膜２
１等を使用して選択不純物拡散を行ない、それぞれのＮ
＋型層２２〜２６を形成する（第５図）。この場合、Ｎ
チャンネルＭＯＳトランジスタＱＮにおけるゲート電極
用多結晶シリコン膜９は、低抵抗体に化成される。なお
、上記不純物拡散の際透孔１０，１３それにＰチャンネ
ルＭＯＳトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜２１を被覆しておく。Ｎ
＋型層２５は、ＮチャンネルＭＯＳトランジスタＱ。
とにより寄生ＰＮＰＮサイリスタの電流増幅率ＨＦＩｌ
ｌ：を小とし、もつてそのサイリスタ現象の発生を防止
するものである。−）ＮチャンネルＭＯＳトランジスタ
ＱＮおよびそれのゲート破壊防止用クランプダイオード
Ｄ２を形成するため、リン等のＮ型不純物を用い拡散用
マスクとしてＣＶＤ法により形成した酸化シリコン膜２
１等を使用して選択不純物拡散を行ない、それぞれのＮ
＋型層２２〜２６を形成する（第５図）。この場合、Ｎ
チャンネルＭＯＳトランジスタＱＮにおけるゲート電極
用多結晶シリコン膜９は、低抵抗体に化成される。なお
、上記不純物拡散の際透孔１０，１３それにＰチャンネ
ルＭＯＳトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜２１を被覆しておく。Ｎ
＋型層２５は、ＮチャンネルＭＯＳトランジスタＱ。
のゲート破壊防止用のランプダイオードＤ２におけるＰ
ＮＰＮサイリスタ現象の発生を防止するために設けるも
ので、クランプダイオードＤ２の一つの領域であるＮ＋
型層２４と離間して設け、これをコレクタとし、Ｎ＋型
層２４をエミッタとするラテラルＰＮＰトランジスタを
構成するように設けるものである。このようなラテラル
ＰＮＰトランジスタの構造にすることにより寄生ＰＮＰ
Ｎサイリスタの電流増幅率ＨＦＩｌｌ：を小とし、もつ
てそのサイリスタ現象の発生を防止するものである。け
）拡散用マスクである酸化シリコン膜２１を取り除いた
のち、全面にＣＶＤ法によりリンシリケートガラス（Ｐ
ＳＧ）膜２７を形成し、それぞれのコンタクト窓を設け
たのち、アルミニウム真空蒸着とフォトエッチング技術
を用いて各電極および配線を形成する（第６図）。
ＮＰＮサイリスタ現象の発生を防止するために設けるも
ので、クランプダイオードＤ２の一つの領域であるＮ＋
型層２４と離間して設け、これをコレクタとし、Ｎ＋型
層２４をエミッタとするラテラルＰＮＰトランジスタを
構成するように設けるものである。このようなラテラル
ＰＮＰトランジスタの構造にすることにより寄生ＰＮＰ
Ｎサイリスタの電流増幅率ＨＦＩｌｌ：を小とし、もつ
てそのサイリスタ現象の発生を防止するものである。け
）拡散用マスクである酸化シリコン膜２１を取り除いた
のち、全面にＣＶＤ法によりリンシリケートガラス（Ｐ
ＳＧ）膜２７を形成し、それぞれのコンタクト窓を設け
たのち、アルミニウム真空蒸着とフォトエッチング技術
を用いて各電極および配線を形成する（第６図）。
この場合、Ｐ＋型層１８とＮ＋型層２６を電極２８によ
りショートし、Ｐ＋型層１９とＮ＋型層２５、Ｐ１型層
２０とＮ＋型層２３もそれぞれの電極２９，３０により
ショートする。電極３１は、入力端子１に接続され、ま
た各アルミニウムゲート配線３２，３３に接続されてい
るものである。電極２８は、接地端子４に接続し、電極
２９，３０は一■００端子３に接続するものである。上
述するように本発明にかかるゲート破壊防止用クランプ
ダイオードＤｌ，Ｄ２は、その入力端子１に接続してい
るＰ＋型層１７（またはＮ＋型層２４）の近傍にＰ＋型
層１８（またはＮ＋型層２５）を設けており、それをク
ランプダイオードＤ１（またはＤ２）の他の一つの領域
にショートしている構造であるため、ＰＮＰＮサイリス
タ現象の発生が防止できるものである。
りショートし、Ｐ＋型層１９とＮ＋型層２５、Ｐ１型層
２０とＮ＋型層２３もそれぞれの電極２９，３０により
ショートする。電極３１は、入力端子１に接続され、ま
た各アルミニウムゲート配線３２，３３に接続されてい
るものである。電極２８は、接地端子４に接続し、電極
２９，３０は一■００端子３に接続するものである。上
述するように本発明にかかるゲート破壊防止用クランプ
ダイオードＤｌ，Ｄ２は、その入力端子１に接続してい
るＰ＋型層１７（またはＮ＋型層２４）の近傍にＰ＋型
層１８（またはＮ＋型層２５）を設けており、それをク
ランプダイオードＤ１（またはＤ２）の他の一つの領域
にショートしている構造であるため、ＰＮＰＮサイリス
タ現象の発生が防止できるものである。
寄生ＰＮＰＮサイリスタ現象は、クランプダイオードＤ
１におけるＰ＋型層１７、Ｎ型シリコンウェーハ５、Ｐ
型ウェル層６ａ１クランプダイオードＤ２におけるＮ＋
型層２４から構成され、これはまたラテラルＰ＋ＮＰト
ランジスタ〔Ｐ＋型層１７（エミッタ）、Ｎ型シリコン
ウェーハ５（ベース）、Ｐ型ウェル層６ａ（コレクタ）
〕とバーチカルＮ＋ＰＮトランジスタ〔Ｎ＋型層２４（
エミッタ）、Ｐ型ウェル層６ａ（ベース）、Ｎ型シリコ
ンウェーハ５（コレクタ）〕とに分けて考えることがで
きる。
１におけるＰ＋型層１７、Ｎ型シリコンウェーハ５、Ｐ
型ウェル層６ａ１クランプダイオードＤ２におけるＮ＋
型層２４から構成され、これはまたラテラルＰ＋ＮＰト
ランジスタ〔Ｐ＋型層１７（エミッタ）、Ｎ型シリコン
ウェーハ５（ベース）、Ｐ型ウェル層６ａ（コレクタ）
〕とバーチカルＮ＋ＰＮトランジスタ〔Ｎ＋型層２４（
エミッタ）、Ｐ型ウェル層６ａ（ベース）、Ｎ型シリコ
ンウェーハ５（コレクタ）〕とに分けて考えることがで
きる。
そして、本発明は、上記バーチカルＮ＋ＰＮトランジス
タのＨＦＥを小さくするため、ベースとなるＰ型ウェル
層６ａとショートしたラテラルＮ＋ＰＮ外ランジスタ〔
Ｎ＋型層２４（エミッタ）、Ｐ型ウェル層６ａ（ベース
）、Ｎ＋型層２５（コレクタ）を形成しておるものであ
る。
タのＨＦＥを小さくするため、ベースとなるＰ型ウェル
層６ａとショートしたラテラルＮ＋ＰＮ外ランジスタ〔
Ｎ＋型層２４（エミッタ）、Ｐ型ウェル層６ａ（ベース
）、Ｎ＋型層２５（コレクタ）を形成しておるものであ
る。
また、上記ラテラルＰ＋ＮＰトランジスタのｈ閂を小さ
くするため、ベースとなるＮ型シリコンウェーハ５とシ
ョートしたラテラルＰ＋ＮＰ＋トランジスタ〔Ｐ＋型層
１７（エミッタ）、Ｎ型シリコンウェーハ５（ベース）
、Ｐ＋型層１８（コレクタ）〕を形成しておるものであ
る。
くするため、ベースとなるＮ型シリコンウェーハ５とシ
ョートしたラテラルＰ＋ＮＰ＋トランジスタ〔Ｐ＋型層
１７（エミッタ）、Ｎ型シリコンウェーハ５（ベース）
、Ｐ＋型層１８（コレクタ）〕を形成しておるものであ
る。
なお、本発明の内容を従来に比較して判りやすく説明す
るために第７図ａおよびｂに夫々本発明のモデルと従来
のモデルを例示する。また、これらのラテラルＮ＋ＰＮ
＋トランジスタやラテラルＰ＋ＮＰ＋トランジスタの構
造にすることにより、表１に本発明のクランプダイオー
ドＤと従来のクランプダイオードＤと比較してそれによ
るＰＮＰＮサイリスタにおけるバーチカルＮＰＮトラン
ジスタのＨｐＥの違いを示すように、Ｎ型シリコンウェ
ーハ５に流れ込む寄生電流は、従来のものに比較して０
．８／２００に減少できる。
るために第７図ａおよびｂに夫々本発明のモデルと従来
のモデルを例示する。また、これらのラテラルＮ＋ＰＮ
＋トランジスタやラテラルＰ＋ＮＰ＋トランジスタの構
造にすることにより、表１に本発明のクランプダイオー
ドＤと従来のクランプダイオードＤと比較してそれによ
るＰＮＰＮサイリスタにおけるバーチカルＮＰＮトラン
ジスタのＨｐＥの違いを示すように、Ｎ型シリコンウェ
ーハ５に流れ込む寄生電流は、従来のものに比較して０
．８／２００に減少できる。
これは、ＰＮＰトランジスタ部においても同様なことが
いえるため、本発明にかかるクランプダイオードＤｌ，
Ｄ２によるＰＮＰＮサイリスタ現象の発生は阻止でき、
素子をサイリスタ破壊から守ることができる。本発明は
、回路素子をサイリスタ破壊から防止したゲート破壊防
止用クランプダイオードを具備する高信頼度の相補形Ｍ
ＩＳ半導体装置であり、種々の態様のものに適用できる
。
いえるため、本発明にかかるクランプダイオードＤｌ，
Ｄ２によるＰＮＰＮサイリスタ現象の発生は阻止でき、
素子をサイリスタ破壊から守ることができる。本発明は
、回路素子をサイリスタ破壊から防止したゲート破壊防
止用クランプダイオードを具備する高信頼度の相補形Ｍ
ＩＳ半導体装置であり、種々の態様のものに適用できる
。
第１図は、ゲート破壊防止用クランプダイオードを具備
するＣＭＯＳＩＣを示す回路図、第２図〜第６図は、本
発明の一実施例であるクランプダイオードを有するＣＭ
ＯＳＩＣおよびその製法を工程順に示す断面図、第７図
ａおよびｂは、夫々本発明と従来のダイオードのモデル
を例示した素子断面図である。 ＱＮ・・・ＮチャンネルＭＯＳトランジスタ、Ｑｐ・・
ＰチャンネルＭＯＳトランジスタ、Ｄｌ，Ｄ２・・・ゲ
ート破壊防止用クランプダイオード、１・・・入力端子
、２・・・出力端子、３・・・−■００端子、４・・・
接地端子、５・・・Ｎ型シリコンウェーハ、６，６ａ・
・・Ｐ型ウェル層、７・・・フィールド酸化シリコン膜
、８・・・ゲート酸化シリコン膜、９・・・ゲート電極
用多結晶シリコン膜、１０〜１３・・・透孔、１４，２
１・・・拡散用マスクである酸化シリコン膜、１５〜２
０・・Ｐ＋型層、２２〜２６・・・Ｎ＋型層、２７・・
・ＰＳｑ漠、２８〜３３・・・アルミニウム電極（配線
）。
するＣＭＯＳＩＣを示す回路図、第２図〜第６図は、本
発明の一実施例であるクランプダイオードを有するＣＭ
ＯＳＩＣおよびその製法を工程順に示す断面図、第７図
ａおよびｂは、夫々本発明と従来のダイオードのモデル
を例示した素子断面図である。 ＱＮ・・・ＮチャンネルＭＯＳトランジスタ、Ｑｐ・・
ＰチャンネルＭＯＳトランジスタ、Ｄｌ，Ｄ２・・・ゲ
ート破壊防止用クランプダイオード、１・・・入力端子
、２・・・出力端子、３・・・−■００端子、４・・・
接地端子、５・・・Ｎ型シリコンウェーハ、６，６ａ・
・・Ｐ型ウェル層、７・・・フィールド酸化シリコン膜
、８・・・ゲート酸化シリコン膜、９・・・ゲート電極
用多結晶シリコン膜、１０〜１３・・・透孔、１４，２
１・・・拡散用マスクである酸化シリコン膜、１５〜２
０・・Ｐ＋型層、２２〜２６・・・Ｎ＋型層、２７・・
・ＰＳｑ漠、２８〜３３・・・アルミニウム電極（配線
）。
Claims (1)
- １ 第１導電型の第１半導体領域表面に設けられた前記
半導体領域とＰＮ接合を形成する第一のクランプダイオ
ード、前記クランプダイオードの周辺に設けられた前記
クランプダイオードと同一導電型でかつ電気的に上記第
１の半導体領域に接続された第２の半導体領域よりなる
相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51123803A JPS6043666B2 (ja) | 1976-10-18 | 1976-10-18 | 相補形ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51123803A JPS6043666B2 (ja) | 1976-10-18 | 1976-10-18 | 相補形ｍｉｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5349965A JPS5349965A (en) | 1978-05-06 |
| JPS6043666B2 true JPS6043666B2 (ja) | 1985-09-30 |
Family
ID=14869694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51123803A Expired JPS6043666B2 (ja) | 1976-10-18 | 1976-10-18 | 相補形ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043666B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
| US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
| JPH04165666A (ja) * | 1990-10-30 | 1992-06-11 | Nippon Motoroola Kk | クリップダイオード装置 |
-
1976
- 1976-10-18 JP JP51123803A patent/JPS6043666B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5349965A (en) | 1978-05-06 |
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