JPS6047621B2

JPS6047621B2 - 主記憶書込み制御方式

Info

Publication number: JPS6047621B2
Application number: JP19674781A
Authority: JP
Inventors: 隆千葉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-12-09
Filing date: 1981-12-09
Publication date: 1985-10-22
Also published as: JPS5899860A

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、主記憶ユニットと、主記憶制御ユニットと、
主記憶制御ユニットに接続されたアクセス幅の異なる複
数の処理装置とを有するデータ処理システムにおいて、
アクセス幅の小さい処理装置からのストア要求を効率的
に処理できるようになつた主記憶書込み制御方式に関す
るものである。

（２）従来技術と問題点ベクトル計算機のような科学計算用の特殊な計算機では
、システムの中にそれぞれ演算用途に応じた専用機が別
々に用意されることが多い。

第１図はベクトル計算機の一例である。第１図において
、１−０ないし１−７は主記憶ユニット、２−０ないし
２−７は記憶アクセス制御装置、３は主フ記憶制御ユニ
ット、４はベクトル演算ユニット、５はスカラ演算ユニ
ット、６はチャネル・プロセッサ、７はチャネル制御装
置、８はチャネル、９はシステム、コンソール、インタ
フェースおよびシステム電力制御装置、ＩＮＴＬＶは１
インタリー５ブ、Ｂは８バイトのバス線をそれぞれ示し
ている。第１図のベクトル演算ユニット４はその特性上
扱うデータに連続性があるためめ、一度に処理するデー
タの単位を大きくすることが、そのま、処理向上につな
がる。スカラ演算ユニット５においては取扱うデータに
連続性があまりなく、処理するデータの単位を大きくし
ても、それだけの性能効果が得られない。チャネル・プ
ロセッサ６の場合、接続されている入出力装置では連続
したデータ転送となるが、入出力装置のデータ転送速度
は主記憶ユニットよりも非常に遅いので、効果が期待で
きない。一度に処理するデータの単位を大きくすると、
その大きさに比例してハードウェア量が増大するので、
システムを構成する際にはそのバランスを考慮する必要
がある。第１図の構成例では、一度に処理するデータの
大きさはベクトル演算ユニット４が６４バイト、スカラ
演算ユニット５およびチャネル・プロセッサ６では８バ
イトとなつている。スカラ演算ユニット６およびチャネ
ル・プロセッサ６が主記憶に対して行うアクセスの種類
には、８バイト・フエツチ、ブロック（６４バイト）フ
エツチ、８バイト●フル●ストア、８バイト部分ストア
およびブロック（６セくイト）ストアがある。８バイト
部分ストアを実行する場合には、先ず８バイトのデータ
を主記憶から読出し、これとストア・データとマージし
、マージ結果に対するＥＣＣコードを作成し、このＥＣ
Ｃコードとマージ結果を主記憶に書込んでいる。

従来技術においては、８バイト部分ストアが終了するま
で次のストア要求を受付けないようにしてい−るが、８
バイト部分ストアの開始から終了までには相当の時間を
必要とするので、スカラ演算ユニットやチャネル・プロ
セッサからのストア要求が待たされてしまう。（３）発
明の目的本発明は、上記の考察に基づくものであつて、主記憶ユ
ニットと、主記憶制御ユニットと、主記憶制御ユニット
に接続されたアクセス幅の異なる複数の処理装置とを有
するデータ処理システムにおいて、アクセス幅の小さい
処理装置のストア処３理を効率的に行い得るようにした
主記憶書込み制御方式を提供することを目的としている
。

（４）発明の構成そしてそのため、本発明の主記憶書込み制御方式は、Ｐ
個の主記憶ユニットと主記憶制御ユニツ４・卜と該主記
憶制御ユニットに接続され且つＰＸＱバイトのデータを
一度にアクセスできるアクセス幅の大きい処理装置と、
該主記憶制御ユニットに接続され且つＱバイトのデータ
を一度にアクセスできるアクセス幅の小さい処理装置と
を具備すると共に、上記主記憶制御ユニットの中には、
Ｑバイト幅のＰ個のストア●データ●レジスタから構成
されたアクセス幅の小さい処理装置用のストア・データ
・レジスタ群が設けられ、上記Ｐ個のストア・データ・
レジスタのそれぞれは上記Ｐ個の主記憶ユニットのそれ
ぞれ１対１に対応づけられ、上記アクセス幅の小さい処
理装置からのストア・データがストア・アドレスに従つ
て上記ストア・データ・レジスタ群の中の１個のストア
・データ・レジスタにセットされるようになつたデータ
処理システムにおいて、上記主記憶制御ユニットの中に
、ｎ個のストア・バッファ・レジスタと、上記アクセス
幅の小さい処理装置からの部分−ストア要求が受入れら
れた時に当該部分ストア要求のストア・データがセット
される上記ストア・データ・レジスタの位置情報を上記
ｎ個のストア・バッファ・レジスタの中の１個に登録す
る使用中ストア・データ・レジスタ位置登録手段と、”
上記アクセス幅の小さい処理装置のストア要求と上記ｎ
個のストア●バッファ・レジスタの内容とを比較し上記
ストア要求が使用中のストア・データ●レジスタの使用
を要求している場合にはストア禁止信号を生成するスト
ア禁止信号生成手段とを備えることを特徴とするもので
ある。

（５）発明の実施例以下、本発明を図面を参照しつつ説明する。

第２図は本発明によるストア●データ・バスの１実施例
のブロック図、第３図は本発明による制御機構の１実施
例のブロック図である。第２図において、１１−０ない
し１１−７のそれぞれは８バイトの主記憶ストア・デー
タ・レジスタ（以下、ＭＳストア●データ●レジスタと
いう）、１２はＥＣＣ回路、１３はマージ回路、１４−
０ないし１４−７のそれぞれは８バイトのベクトル演算
ユニット用ストア◆データ・レジスタ（以下、ＶＵスト
ア・データ・レジスタという）、１５−０ないし１５−
７のそれぞれは主記憶フエツチ・データ・レジスタ（以
下、ＭＳフエツチ・データ・レジスタという）、１６−
０ないし１６一７のそれぞれはスカラ演算ユニットおよ
びチャネル●プロセッサ用ストア●データ●レジスタ（
以下、ＳＣストア・データ・レジスタという）をそれぞ
れ示している。

なお、第２図のストア・データ・バスは主記憶制御ユニ
ット３の中に設けられているものである。いま、アドレ
スがビット８ないしビット３１で表わされるとすると、
主記憶ユニット１−０にはビット２６ないし２８がＲＯ
ＯＯョのアドレスで割当てられ、主記憶ユニット１−１
にはビット２６ないし２８がＲＯＯｌＪのアドレスで割
当てられ、同様に主記憶ユニット１−７にはビット２６
ないし２８力げ１１１ョのアドレスで割当てられている
。

記憶アクセス制御装置２−１（たＳｔ．．ｉ＝０，１・
・・・７）は主記憶ユニット１−１に１対１の対応をな
すものである。ＭＳストア・データ・レジスタ１１−１
には主記憶ユニット１−１に書込むべきデータがセット
される。ＥＣＣ回路１２はＥＣＣコードの生成およびＥ
ＣＣチェックを行い得るものである。このＥＣＣ回路１
２は実際には８バイト・データに対するＥＣＣ回路が８
個あるものと考えて良い。マージ回路１３は、主記憶ユ
ニットから読出されたデータとストアすべきデータとを
マージするものである。このマージ回路１３も８バイト
●データに対するマージ回路が８個存在するものと考え
て良い。さきに述べたように、主記憶制御ユニット３と
ベクトル演算ユニット４との間には８バイト幅の８本の
バス線Ｂが設けられている。各ＶＵストア・データ・レ
ジスタ１４−０，１４−１，・・・１４−７の一方の入
力は対応するベクトル演算ユニットからのバス線に接続
されている。ＭＳフエツチ・データ・レジスタ１５−１
には主記憶ユニット１−１から読出された８バイト・デ
ータがセットされる。ＳＣストア・データ・レジスタ１
６−０ないし１６−７は、スカラ演算ユニット５又はチ
ャネル●プロセッサ６から送られて来る８バイト・デー
タがセットされる。スカラ演算ユニット５又はチャネル
・プロセッサ６から送られて来た８バイトのストア・デ
ータをＳＣストア・データ・レジスタ１６一０ないし１
６−７のいずれにセットすべきかは、ストア・アドレス
のビット２６ないし２８で定められる。例えば、ＳＣス
トア・データ・レジスタ１６−２のストア・データは、
■Ｕストア●データ・レジスタ１４−２、マージ回路１
３、ＥＣＣ回路１２、ＭＳストア・データ・レジスタ１
１−２および記憶アクセス制御装置２−２を介して主記
憶ユニット１−２に書込まれる。第２図のストア●デー
タ●バスを用いることにより、ベクトル演算ユニット４
からは１サイクル毎に６セくイトのストア・アクセスが
可能である。

スカラ演算ユニット５およびチャネル・プロセッサ６の
ために６４バイトのＳＣストア・データ・レジスタ１６
−０ないし１６−７が用意されているが、データのイン
タフェース幅が８バイトであるため、１サイクル毎には
８バイトのストア・アクセスが可能である。アクセス要
求元装置から要求されるアクセスの種類はオペレーショ
ン・コードで指定されるが、その中でデータのアクセス
に関するものとしては、次のようなものがある。（イ）
８バイト・フエツチ（ロ）ブロック・フエツチ（６＋〈
イト）（ハ）８バイト・フル・フエツチ（ニ）８バイト部分ストア（ホ）ブロック◆ストア（６４／くイト）本発明は書込
みに関するものであり、且つ８バイトのインタフェース
をもつスカラ演算ユニット５およびチャネル・プロセッ
サ６などによる上記（ハ）、（ニ）、（ホ）のアクセス
が対象となる。

８バイト●フル・ストアおよびブ罎ンク・ストアは主記
憶へのアクセス起動時にストア・データを送るだけであ
るので、問題となるのは８バイト幅のインタフェース・
バスの占有時間のみである。

つまり、ブロック●ストアでは８サイクルの間、アクセ
ス要求元がバスを占有するので、この間は次のストア・
アクセスを禁止するような制御が必要となる。）先に
述べたように、８バイト部分ストアでは、最初にストア
と同一領域のデータを主記憶から読出し、読出したデー
タとストアすべきデータをマージし、ＥＣＣコードを生
成した後にマージ・データとＥＣＣコードを主記憶へス
トアするという７オペレーションになる。

従来技術においては、この８バイト部分ストアのオペレ
ーションでは、第２図のＳＣストア・データ●レジスタ
１６−０ないし１６−７をストア・データが占有するの
で、上記（ハ）ないし（ホ）の全てのストア・アクセス
が禁止クされてしまう。本発明は、この８バイト部分ス
トアのために後に続くストア・アクセスが禁止される事
態を出来るだけ少なくするようにしたものである。第３
図は本発明による制御機構の１例を示すものである。

第３図において、１７はベクトル演算ユニット用ボート
（以下、ＶＵボートという）、１８はスカラ演算ユニッ
ト用ボート（以下、ＳＵボートという）、１９はチャネ
ル・プロセッサ用ボート（以下、ＣＨＰボートという）
、２０は優先回路、２１はバイブライン、２２はセレク
タ、２３−０ないし２３−ｎはストア・バッファ・レジ
スタ、２４は一致回路、２５ないし２７は０Ｒゲート、
２８はループバック回路、０ＰＣはオペレーション●コ
ード、ＡＤＤＲはアドレス情報、＋ＩＮＨＳＵ８ＢＳＴ
はスカラ演算ユニット５からの８バイト・ストアを禁止
することと指定する信号、十ＩＮＨＣＨＰ８ＢＳＴはチ
ャネル・プロセッサ６からの８バイト・ストアを禁止す
ることを指定する信号、刊ＮＨＢＬＯＣＫＳＴはブロッ
ク●ストアを禁止することを示す信号、ＶＯないし■。
はバリッド・ビットをそれぞれ示している。なお、第３
図の制御機構は主記憶制御ユニット３内に設けられてい
るものである。ＶＵボート１７にはベクトル演算ユニッ
ト４からのオペレーション●コード０ＰＣおよびアドレ
ス情報がセットされ、ＳＵボート１８にはスカラ演算ユ
ニット５から合オペレーション●コード０ＰＣおよびア
ドレス情報ＡＤＤＲがセットされ、ＣＨＰボート１９に
はチャネル・プロセッサ６か，らのオペレーション・コ
ード０ＰＣおよびアドレス情報ＡＤＤＲがセットされる
。

優先回路２０には、ベクトル演算ユニット４からのアク
セス要求、スカラ演算ユニット５からのアクセス要求、
チャネル・プロセッサ６からのアクセス要求およ３びル
ープバック回路２８からのループバック要求が入力され
、優先回路２０はこれらの要求の中から所定の規準にし
たがつて１個の要求を選択する。バイブライン２１は複
数段のステージを有しており、入力されたアドレス情報
および制御情報３は順々にシフトされて行き、各ステー
ジでは所定の処理が行われる。セレクタ２２には、ＳＵ
ボート１８のアドレス情報の一部およびＣＨＰボート１
９のアドレス情報の一部が入力され、優先回路２０から
の制御指令に基づいてその内の１個を選４択する。優先
選択回路２０は、選択したアクセス要求がスカラ演算ユ
ニット５からの８バイト部分ストア要求であるときには
ＳＵボートのアドレスを選択するように指令し、選択さ
れたアクセス要求がチャネル・プロセッサ６からの８バ
イト部分ストアであるときはＣＨＰボート１９のアドレ
スを選択するように指令する。ストア・バッファ・レジ
スタ２３−０ないし２３−ｎは、部分ストアによる読出
しからマージまでの間、ＳＣストア・データ◆レジスタ
１６−０ないし１６−７の中のいずれのＳＣストア・デ
ータ・レジスタをストア・データが占有しているかを記
憶するレジスタであり、その内容は位置を記憶する３ビ
ットのデフータと有効性を示すバリッド・ビットＶから
構成されている。なお、図示の例ではｎは１≦ｎ≦６と
される。２（ｎ＋１）個の一致回路２４は、ＳＵボート
１８の所定ビット位置のアドレス情報と一致するものが
ストア●バッファ●レジスタ２３−０ないし２３−ｎの
中に存在するか否か調べると共に、ＣｌＩＰボート１９
の所定ビット位置のアドレス情報と一致するものがスト
ア・バッファ●レジスタ２３−０ないし２３−ｎの中に
存在するか否かを調べるものである。

ＳＵボート１８゛の所定のビット位置のアドレスと一致
するものがストア●バッファ●レジスタ２３−０ないし
２３一ｎの中に存在する場合には、０Ｒゲート２６は論
理ｒ１ョを出力し、この結果、スカラ演算ユニット５か
らの８バイト・ストアは禁止される。また、ＣＨＰボー
ト１９の所定のビット位置のアドレス情報と一致するも
のがストア●バッファ・レジスタ２３−０ないし２３−
ｎの中に存在する場合には、０Ｒゲート２７が論理Ｒｌ
Ｊを出力し、この結果、チャネル・プロセッサ６からの
８バイト◆ストアは禁止される。バリッド・ビットＶ。
ないしＶｎの中の少なくとも１個が論理ＲｌＪとなると
、０Ｒゲート２５は論理ＲｌＪを出力し、この結果、ス
カラ演算ユニット５又はチャネル・プロセッサ６からの
ブロック●ストアは禁止される。次に第３図の動作を説
明する。

例えば、最初の部分ストアの起動時にその部分アドレス
情報がストア・バッファ●レジスタ２３−０に登録され
、バリッド・ビットＶ。がｒ１ョとされる。スカラ演算
ユニット５が８バイト・フル●ストアを要求すると、そ
のアクセス要求はＳＵボート１８にセットされ、また、
チャネル・プロセッサ６が８バイト・フル●ストアを要
求したとすると、そのアクセス要求はＣＨＰボート１９
にセットされる。ＳＵボート１８の所定ビット位置の部
分アドレス情報とストア◆バッファ●レジスタ２３−０
のアドレス情報とが一致すると、０Ｒゲート２６は論理
Ｒｌ．．を出力し、この結果、スカラ演算ユニット５の
８バイト・フル・ストアはバリッド・ビットＶ。がＲＯ
ョになるまで禁止される。同様に、ＣＨＰボート１９の
所定ビット位置のアドレス情報とストア・バッファ・レ
ジスタ２３−０のアドレス情報とが一致すると、０Ｒゲ
ート２７は論理１しを出力し、この結果、チャネル・プ
ロセッサ６の８バイト・フル●ストアはバリッド◆ビッ
ト■。がＲＯＪになるまで禁止される。０Ｒゲート２６
が論理ＲＯｊを出力しているときは、ＳＵボート１８の
８バイト●フル・ストア要求は、優先順位が最も高くな
つた時に優先回路２０によつて選択され、バイブライン
２１に取込まれる。

これにより、スカラ演算ユニット５からの８バイト・フ
ル・ストアが実行される。０Ｒゲート２７が論理ＲＯョ
の場合には、ＣＨＰボートの８バイトフル・ストア要求
がバイブライン２１によつて取−込まれ、チャネル・プ
ロセッサ６の８バイト●フル・ストアが実行される。

スカラ演算ユニット５が８バイト部分ストアを要求する
と、８バイト部分ストア要求がＳＵボート１８にセット
される。

ＳＵボート１８の所定ビット位置の部分アドレス情報と
ストア・バッファ●レジスタ２３−０のアドレス情報と
が不一致の場合には０Ｒゲート２６は論理ＲＯＪを出力
する。０Ｒゲート２６が８バイト・ストアを許可する信
号を出力しているので、ＳＵボート１８の８バイト部分
ストア要求は優先回路２０を介してバイブライン２１に
入力され、８バイト部分ストアのオペレーションが実行
される。

この際、既にストア●バッファ・レジスタ２３−０に登
録されている内容はストア・バッファ・レジスタ２３−
１に移され、新たに実行が開始された８バイト部分スト
ア要求のアドレス情報の一部はストア●バッファ・レジ
スタ２３−０に書込まれ、バリッド・ビット■。が論理
ｒ１ョとされる。このことから、複数のストア●バッフ
ァ●レジスタ２３−０ないし２３−ｍ（ｍ≦ｎ）に８バ
イト部分ストア関連情報が登録されている状態では、番
号の最も大きいストア●バッファ●レジスタ２３−ｍの
内容が最も古い時期に登録されたことになる。従つて、
８バイト部分ストアから起動された主記憶からの読出し
が終了した時点で、バリッド・ビットが論理１１ョのス
トア・バッファ・レジスタ群の中の番号の最も大きいス
トア●バッファ●レジスタのバリッド・ビットを論理Ｒ
ＯＪにすれば良い。スカラ演算ユニット５およびチャネ
ル・プロセッサ６からのブロック・ストア・アクセスは
ＳＣストア・データ・バッファ１６−０ないし１６一７
の全てを使用するので、バリッド・ビット■。

ないし■。の全てが論理ＲＯＪになるまで禁止される。
（６）発明の効果以上の説明から明らかなように、本発明によれば、主記
憶ユニットと、主記憶制御ユニットと、該主記憶制御ユ
ニットに接続されたアクセス幅の異なる複数の処理装置
とを有するデータ処理システム１÷おいて、アクセス幅
の小さい処理装置のストア要求を効率的に処理すること
が出来る。

【図面の簡単な説明】

第１図は科学用計算機システムの１例を示す図、第２図
は本発明によるストア・データ・バスの１実施例のブロ
ック図、第３図は本発明による制御機構の１実施例のブ
ロック図である。１−０ないし１−７・・・主記憶ユニット、２−０ない
し２−７・・・記憶アクセス制御装置、３・・・主記憶
制御ユニット、４・・・ベクトル演算ユニット、５・・
・スカラ演算ユニット、６・・・チャネル◆プロセッサ
、７・・・チャネル制御装置、８・・・チャネル、９・
・・システム◆コンソール●インタフェースおよびシス
テム電力制御装置、ＩＮＴＬＶ・・・インタリーブ、Ｂ
・・・８バイトのバス線、１１−０ないし１１−７・・
・８バイトの主記憶ストア●データ●レジスタ、１２・
・・ＥＣＣ回路、１３・・・マージ回路、１４−０ない
し１４−７・・・８バイトのベクトル演算ユニット用ス
トア●データ●レジスタ、１５−０ないし１５−７・・
・主記憶フエツチ・データ・レジスタ、１６−０ないし
１６−７・・・スカラ演算ユニットおよびチャネル・プ
ロセッサ用ストア・データ・レノジスタ、１７・・・ベ
クトル演算ユニット用ボート、１８・・・スカラ演算ユ
ニット用ボート、１９・・・チャネル・プロセッサ用ボ
ート、２０・・・優先回路、２１・・・バイブライン、
２２・・・セレクタ、２３−０ないし２３−ｎ・・・ス
トア●バッファ●レジスタ、２４・・・一致回路、２５
ないし２７・・・０Ｒゲート、８・・・ループバック回
路。

Claims

【特許請求の範囲】

１Ｐ個の主記憶ユニットと、主記憶制御ユニットと、
該主記憶制御ユニットに接続され且つＰ×Ｑバイトのデ
ータを一度にアクセスできるアクセス幅の大きい処理装
置と、該主記憶制御ユニットに接続され且つＱバイトの
データを一度にアクセスできるアクセス幅の小さい処理
装置とを具備すると共に、上記主記憶制御ユニットの中
には、Ｑバイト幅のＰ個のストア・データ・レジスタか
ら構成されたアクセス幅の小さい処理装置用のストア・
データ・レジスタ群が設けられ、上記Ｐ個のストア・デ
ータ・レジスタのそれぞれは上記Ｐ個の主記憶ユニット
のそれぞれと１対１に対応づけられ、上記アクセス幅の
小さい処理装置からのストア・データがストア・アドレ
スに従つて上記ストア・データ・レジスタ群の中の１個
のストア・データ・レジスタにセットされるようになつ
たデータ処理システムにおいて、上記主記憶制御ユニッ
トの中に、ｎ個のストア・バッファ・レジスタと、上記
アクセス幅の小さい処理装置からの部分ストア要求が受
入れられた時に当該部分ストア要求のストア・データが
セットされる上記ストア・データ・レジスタの位置情報
を上記ｎ個のストア・バッファ・レジスタの中の１個に
登録する使用中ストア・データ・レジスタ位置登録手段
と、上記アクセス幅の小さい処理装置のストア要求と上
記ｎ個のストア・バッファ・レジスタの内容とを比較し
上記ストア要求が使用中のストア・データ・レジスタの
使用を要求している場合にはストア禁止信号を生成する
ストア禁止信号生成手段とを備えることを特徴とする主
記憶書込み制御方式。