JPS6048939B2

JPS6048939B2 - Data transmission method

Info

Publication number: JPS6048939B2
Application number: JP54157129A
Authority: JP
Inventors: 健造大野; 勉浅部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-12-03
Filing date: 1979-12-03
Publication date: 1985-10-30
Also published as: JPS5679546A

Description

【発明の詳細な説明】本発明は、高速のディジタル伝送に関するものであり、
ビット同期の抽出を容易にし、同期はずれのない、高信
頼性のデータ伝送方式を提供することを目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to high-speed digital transmission,
The purpose of this invention is to provide a highly reliable data transmission method that facilitates the extraction of bit synchronization and does not lose synchronization.

データ超高速（１Ｏ０Ｍｂｐｓ以上の伝送速度）で直列
に、同軸ケーブルまたは光ファイバーケーブルで伝送す
るとき、伝送路への送出信号に同一の値が連続すると、
受信側で、ビットタイミングを取ることが難カルく、か
つ、生成された受信クロックにジッタが生じ、受信誤り
の主な原因となる。When transmitting data serially at ultra-high speed (transmission speed of 100 Mbps or more) over a coaxial cable or optical fiber cable, if the same value continues in the signal sent to the transmission line,
On the receiving side, it is difficult to obtain bit timing, and jitter occurs in the generated reception clock, which is the main cause of reception errors.

したがつて、送信側で、データを一定の規則でランダム
化（以後、スクランブラと呼ぶ）し、受信側で、それと
逆の規則で、元のデータに戻すことが考えられる。従来
、そのランダム化させる方式として、第１図に示すよう
な構成によりＰＮ系列（ＰｓｅｕｄｏＮｏｌｓｅ）によ
りスクランブラをかける方式がある。第１図て、１及び
７はＰＮ系列発生器、２及び４はモジユロ２の加算器で
、エクスクルーシブオア回路により実現てきる。Therefore, it is conceivable to randomize data (hereinafter referred to as a scrambler) on the transmitting side according to a certain rule, and then restore the original data on the receiving side according to the reverse rule. Conventionally, as a randomization method, there is a method in which a scrambler is applied using a PN sequence (PseudoNolse) with a configuration as shown in FIG. In FIG. 1, 1 and 7 are PN sequence generators, 2 and 4 are modulo 2 adders, which are realized by an exclusive OR circuit.

５はビット同期再生回路、６はフレーム同期回路、３は
伝送路である。5 is a bit synchronization reproducing circuit, 6 is a frame synchronization circuit, and 3 is a transmission line.

送信側ては入力データはフレーム同期信号と同Ｊ期して
発生されるＰＮ系列と、モジユロ２での加算が行なわれ
て、伝送路３に送出される。受信側では、ビット同期再
生回路５によるビット同期の再生後フレーム同期をとり
、その同期情報により、フレームに同期したＰＮ系列を
発生さ５せ、受信データとモジユロ２での加算を行ない
復号する。On the transmitting side, the input data is added to a PN sequence generated in synchronization with the frame synchronization signal, modulo 2, and sent to the transmission line 3. On the receiving side, after the bit synchronization is reproduced by the bit synchronization reproducing circuit 5, frame synchronization is performed, and based on the synchronization information, a PN sequence synchronized with the frame is generated 5, and is decoded by adding the received data and modulo 2.

このようなＰＮ系列によるスクランブラは、比較的簡単
な帰還型シフトレジスタにより構成できるが、送信系列
に対し、同一データが連続する可能性があるという欠点
を有する。Such a scrambler using a PN sequence can be constructed using a relatively simple feedback shift register, but it has the drawback that the same data may continue in the transmission sequence.

例えば、７ビットのデータに対し、７ビット周期のスク
ランブラをかけると、１１２″”の確率で、７ビットの
連続した同一データが送出される。一方受信信号より、
ビットタイミングの抽出を容易にする他の方法として、
伝送路符号化法がある。For example, if a scrambler with a 7-bit cycle is applied to 7-bit data, the same continuous 7-bit data will be sent out with a probability of 112''. On the other hand, from the received signal,
Another way to facilitate bit timing extraction is to
There is a transmission line coding method.

例えば、直流成分を取り除き、かつ、タイミング成分を
取り出すため、バイポーラ符号化等の多値符号が用いら
れている。しカルながら、このような多値符号を用いる
伝送路符号化方法は、装置が複雑になるという欠点があ
る。装置を簡単化するためには２値符号を用いることが
望ましい。For example, multilevel codes such as bipolar coding are used to remove DC components and extract timing components. However, the transmission path encoding method using such a multilevel code has the disadvantage that the apparatus becomes complicated. In order to simplify the device, it is desirable to use binary codes.

しかし、２値伝送に限れば、ＲＺ符号がタイミング抽出
の点で望ましいが、伝送速度がＦ。のとき、２ｆ０の帯
域を有し、伝送路の帯域上問題が多い。その他の２値の
伝送路符号として、ＮＲ晴号とＮＲＺｉ符号がある。However, as far as binary transmission is concerned, the RZ code is desirable from the point of view of timing extraction, but the transmission speed is F. In this case, the bandwidth is 2f0, and there are many problems with the bandwidth of the transmission path. Other binary transmission line codes include the NR clear code and the NRZi code.

これらは伝送速度がＦ。のと冫き、帯域はＦ。以内で良
いが、ＲＺ符号と比較してＦ。のタイミング成分を取り
出すことがむずかしい。本発明は上記の従来の問題点を
解決するデータ伝送方式てある。The transmission speed of these is F. Unfortunately, the band is F. It is fine within the range of F compared to the RZ code. It is difficult to extract the timing component of The present invention provides a data transmission system that solves the above-mentioned conventional problems.

以下に本発明を実現する一実施２例を示して詳細に説明
する。本発明では、伝送路へ実際に送出される信号とし
て、同じレベルが十数ビット以上続かないように、伝送
路符号化する手段へのデータ系列に次のような変換を行
なう。Hereinafter, two embodiments of the present invention will be described in detail. In the present invention, the following conversion is performed on the data sequence to the transmission line encoding means so that the signal actually sent to the transmission line does not continue for ten or more bits at the same level.

３ｔ（１）伝送路符号化がＮＲ？号のとき、同一のデータが、一定ビット以上連続することを禁止し
、論理“’１’’から論理’’０’’または論理’゛０
’’から論理’’１’’への変化が多数発生するように
変換する。3t(1) Transmission path coding is NR? When the number is 1, the same data is prohibited from continuing for more than a certain bit, and the logic ``1'' to the logic ``0'' or the logic ``0'' is prohibited.
Conversion is performed so that many changes from '' to logic ``1'' occur.

３Ｌ（２）伝送路符号がＮＲＺｊ符号のとき、ＮＲＺｉは、
データが論理’’１’’のとき、信号を反転し、論理゛
“ｏ’’のとき反転しない符号化であるから、ＮＲＺｉ
の伝送路符号化器へのデータ系列を論理’゛１’’のデ
ータが多数発生するよ４０うに変換する。3L (2) When the transmission path code is an NRZj code, NRZi is
Since the encoding is such that the signal is inverted when the data is logic ``1'' and not inverted when the data is logic ``o'', NRZi
The data sequence to be sent to the transmission line encoder is converted in a manner such that a large number of logic ``1'' data is generated.

ところで、上記の変換（１），（２）を送信側で、情報
源からのデータ系列により遂次行なうとすると、受信側
にこの変換方法を伝送する必要がある。つぎに上記変換
方法を伝送する方式を示す。データは、第２図ａまたは
ｂに示すように、フレーム化されて送られる。１フレー
ムはフレームの初めを示すためのフレーム同期情報（Ｓ
ＹＮ）制御情報（ＣまたはＣ，，Ｃ。By the way, if the above conversions (1) and (2) are to be performed sequentially on the transmitting side using a data sequence from an information source, it is necessary to transmit this conversion method to the receiving side. Next, a method for transmitting the above conversion method will be described. The data is sent in frames as shown in FIG. 2a or b. One frame contains frame synchronization information (S
YN) Control information (C or C,,C.

〜ＣＮ）および長さｍビットのＮ個の語（Ｗ，〜ＷＮ）
から構成される。制御情報の送り方としては、第２図ａ
に示すように、フレーム同期信号（ＳＹＮ）の次に、集
中的に挿入する場合と、第２図のｂに示すように、Ｊ分
散させて挿入する場合とがある。送信側での変換方法を
示す情報（以後、変換情報と呼ぶ）は、上記の制御情報
の一部として伝送される。つぎに、前記（１），（２）
を満たすため、語単位で変換を行なう場合、つまり語を
同じ長さの他のビット系列に変換する方法を以下に３つ
示す。~CN) and N words of length m bits (W, ~WN)
It consists of Figure 2a shows how to send control information.
As shown in FIG. 2, there are cases in which the signals are inserted in a concentrated manner after the frame synchronization signal (SYN), and there are cases in which they are inserted in a distributed manner as shown in FIG. 2b. Information indicating the conversion method on the transmitting side (hereinafter referred to as conversion information) is transmitted as part of the above control information. Next, the above (1) and (2)
In order to satisfy the following, three methods are shown below when converting on a word-by-word basis, that is, converting a word into another bit sequence of the same length.

（イ）語を形成する全ビットを反転する。(b) Invert all bits forming a word.

（ロ）語の中の特定ビットだけ反転する。(b) Only specific bits in a word are inverted.

（７→ 語を、数ビット右に循環的にシフトした（右端
のビットは、１ビットシフトすると左端のビットになる
）系列と、元の語とを同一位置の成分ごとにモジユロ２
の加算をした成分からなる語に変換する。(7→ The word is circularly shifted to the right by a few bits (the rightmost bit becomes the leftmost bit when shifted by 1 bit) and the original word, modulo 2 for each component at the same position.
Convert to a word consisting of the components that have been added.

つぎに、フレーム内で、どのような事象がおきたとき、
語に変換をほどこすかの基準となる判定方法を以下に示
す表のＡ−Ｇに示す。Next, what kind of event occurs within the frame?
The determination method used as a criterion for whether to apply conversion to a word is shown in A to G of the table below.

ＮＲＺｉ符号のとき、論理’’０’’の連続を抑制する
ことが必要で、そのためには、第１表ＢまたはＦを適用
し、論理’’０’’の数を計数し、論理゛’ｏ’’の発
生をなるべく抑えるよう制御することが望ましい。In the case of NRZi code, it is necessary to suppress the succession of logical ``0'', and for that purpose, apply Table 1 B or F, count the number of logical ``0'', and It is desirable to perform control to suppress the occurrence of o'' as much as possible.

ＮＲ？号のとき、論理の変化が多いか、少ないかが、変
換の判定基準となり、第１表のＣ，ＤまたはＥを適用す
る。NR? The criterion for conversion is whether there are many or few changes in logic, and C, D, or E in Table 1 is applied.

判定を行なうときこの表の判定基準を用い、フレームの
初めからビット単位で同一の値の連続する回数を計数し
、この回数がある値以上になつたとき、該当するビット
を反転することがビット同期の点では望ましい。When making a determination, use the criteria in this table to count the number of consecutive identical values in bit units from the beginning of the frame, and when this number exceeds a certain value, invert the corresponding bit. This is desirable in terms of synchronization.

しかし、変換方法の伝送の点で装置がより複雑となる。
ここでは装置の簡単５化のため実施例として語単位で該
当する語の全ビットを反転し、第２図ａに示すフレーム
構成で、ＮＲ柘号の伝送を行なう場合にいて詳述する。
まず、語単位での語の論理の連続性について、語の長さ
が４ビットの場合を例として説明する。１ビット長が４
の語を（Ｉｌ，ｉ２，ｉ３，ｉ４）のようにベクトル的
に表わす。However, the device becomes more complex in terms of transmission of the conversion method.
Here, in order to simplify the apparatus, as an example, all bits of the corresponding word are inverted word by word, and the case where the frame structure shown in FIG. 2A is used to transmit the NR number will be described in detail.
First, the logical continuity of words on a word-by-word basis will be explained using an example in which the word length is 4 bits. 1 bit length is 4
The word is expressed as a vector as (Il, i2, i3, i4).

（１，１，１，１）と、全ビット論理゛”１’’である
ときに、この語は論理「１」であるとする。この論理「
１」の語が、Ｎ語連続していれば、論理゛’１’’の語
がＮ個連続しＪているとする。また（０，０，０，０）
と、全ビット論理「Ｏ」であるとする。この論理「Ｏ」
の語がＭ語連続していれば、論理゛’０’’の語がＭ語
連続しているとする。ＮＲ？号を伝送路符号として用い
たとき同一のデータビットが続くのは望ま；しくない。
したがつて、送信側では語単位で、論理’゛１’’また
は論理’’０’’の連続する数を計数し、それがある値
以上になれば当該時点での語の成分を全て反転する。語
が反転したかを示すビット系列はフレームごとにそのま
ま、又はランレングス符号化されて変換情報として制御
情報の一部として伝送される。第３図に本発明の一実施
例である送信部の構成を示す。(1, 1, 1, 1), and when all bits are logic "1", this word is logic "1". This logic
If there are N consecutive words of ``1'', it is assumed that there are N consecutive words of logical ``1''. Also (0,0,0,0)
Assume that all bits are logic "O". This logic “O”
If there are M consecutive words, it is assumed that there are M consecutive logical ``0'' words. NR? When a code is used as a transmission path code, it is undesirable for the same data bits to continue.
Therefore, on the sending side, the number of consecutive logical ``1'' or logical ``0'' is counted for each word, and if it exceeds a certain value, all the components of the word at that point are inverted. do. A bit sequence indicating whether a word has been inverted is transmitted as is for each frame or after being run-length encoded and transmitted as conversion information as part of control information. FIG. 3 shows the configuration of a transmitter according to an embodiment of the present invention.

８は語の全ビットが論理’’１’’であるか全ビットが
論理’’０’’であるか、または、論理’’１’’と論
理““ｏ’’のビットが少なくとも１つあるかどうかの
判定を行なう語判定回路で、後述する制御回路１３から
のクロックＣＬに応じて内部に取り込まれ、語の内容に
よりそれぞれ制御符号Ｐ，，Ｐ。，Ｐ。のいずれかのパ
ルスを発生する。９は論理「１」計数回路であり、語が
全ビット論理゛’１’’のとき出力される制御信号Ｐ２
のパルスを計数し、ある値Ｔ，になれば、制御信号Ｓ，
としてパルスを発生し、制御回路１３に通知する。8 means that all bits of the word are logic ``1'' or all bits are logic ``0'', or at least one bit is logic ``1'' and logic ``o'' This is a word determination circuit that determines whether or not there is a word, which is internally fetched in response to a clock CL from a control circuit 13, which will be described later, and generates control codes P, , P depending on the content of the word. ,P. Generate one of the following pulses. 9 is a logic "1" counting circuit, which outputs a control signal P2 when all bits of the word are logic "1".
counts the pulses of , and when it reaches a certain value T, the control signal S,
A pulse is generated as a signal and the control circuit 13 is notified.

１０は論理「Ｏ」計数回路であり、語が全ビット論理
ι’’Ｏ’’のとき出力される制御信号Ｐ３のパルスを
計数し、それがある値Ｔ２になれば、制御信号Ｓ。10 is a logic "O" counting circuit, where the word is all bit logic
Count the pulses of the control signal P3 output when ι''O'', and when it reaches a certain value T2, the control signal S is output.

として、パルスを発生し制御回路１３に通知する。１１
，１２は３入力のオアゲート、１３は制御回洛である。As a result, a pulse is generated and the control circuit 13 is notified. 11
, 12 is a three-input OR gate, and 13 is a control circuit.

この制御回路１３は、計数回路９，１０からの制御信号
に応じて、変換回路１４へ変換方法を示すための制御信
号を出力する。変換回路１４は制御信号ｕに基づき入力
データの語の全ビットを反転する。１５は制御回路１３
からのクロックＣＫに同期して、変換回路１４の出力を
記憶し、また読み出されるバッファメモリ、１６はバッ
ファメモリの出力を入力する並列−直列変換回路である
。The control circuit 13 outputs a control signal for indicating a conversion method to the conversion circuit 14 in response to control signals from the counting circuits 9 and 10. The conversion circuit 14 inverts all bits of a word of input data based on the control signal u. 15 is a control circuit 13
A buffer memory stores and reads out the output of the converter circuit 14 in synchronization with the clock CK from the converter 14. Reference numeral 16 is a parallel-to-serial converter circuit into which the output of the buffer memory is input.

次に第４図のタイミングチャートをもとに送信部の動作
を説明する。Next, the operation of the transmitter will be explained based on the timing chart of FIG.

第４図ａで、Ａは論理’’１’’と論理’’０’’のビ
ットが混在する語、Ｂは全ビット論理’’１’’の語、
Ｃは全ビット論理’’０’’の語で、図に示すような性
質のデータ系列が入力されるとする。In Figure 4a, A is a word in which bits of logic ``1'' and logic ``0'' are mixed, B is a word in which all bits are logic ``1'',
It is assumed that C is a word in which all bits are logic ``0'' and a data series having the properties shown in the figure is input.

説明のため、左端の語を一番目とする。第４図ｂ−ｉは
、それぞれ第３図のクロックＣＬ、制御信号Ｐ，、制御
信号Ｐ。For the sake of explanation, the leftmost word is taken as the first word. 4b-i show the clock CL, control signal P, and control signal P of FIG. 3, respectively.

、制御信号Ｐ。、制御信号Ｓ，、制御信号Ｓ。の各波形
、論理「１」の計数回路の値、論理「Ｏ」の計数回路の
値を示す。ゼータは制御回路１３からのクロックＣＬに
同期して語単位で並列に語判定回路８に入力される。語
判定回路８により入力された語の全ビットが、論理’’
１’’か、論理“゛ｏ’’か、そのいずれでもないか判
定され、それぞれに応じて制御信号Ｐ，，Ｐ。，Ｐ。に
パルスを出力する。第４図ａに示すデータが入力された
楊合、一番目の語は上記Ａなる性質をもち、論理「Ｏ」
と「１」が混在するので制御信号Ｐ，にパルスを出力す
る。当該パルスは、オアゲート１１，１２経由で、計数
回路９，１０をリセットする。, control signal P. , control signal S,, control signal S. , the value of the counting circuit of logic "1", and the value of the counting circuit of logic "O" are shown. Zeta is input to the word determination circuit 8 in parallel word by word in synchronization with the clock CL from the control circuit 13. All bits of the word inputted by the word judgment circuit 8 are logical ''
1'', logic "o", or none of these, and pulses are output to the control signals P, , P., P., respectively.The data shown in Figure 4a is input. Yang He, the first word has the above property A, and the logic "O"
Since there are both "1" and "1", a pulse is output to the control signal P. The pulse resets the counting circuits 9 and 10 via the OR gates 11 and 12.

データは制御回路１３から変換指令信号ｕが出力されな
いので、変換回路１４を素通りしてバッファメモリ１５
に蓄えられる。つぎに、第４図ａの２番目〜４夕番目の
３つの語は、全ビット論理’’１’’であり、入力され
るごとに、論理「１」の計数回路９はカウントアップす
る。計数回路９の設定値は４であり、一方カウントは１
，２，３であるので、２番，３番，４番目の語に対して
は、前記の論理フ’゛０’’と’゛１’’が混在する場
合と同様、バッファメモリ１５に変換されることなく入
力される。第４図ａの５番目の語のとき、論理「１」計
数回路９の値は設定値Ｔ，＝４と同じ値となり、制御回
路１３に制御信号Ｓ，のパルスを出力すとともに、オア
ゲート１１，１２を通じて、計数回路９，１０をリセッ
トする。制御回路１３は、制御信号Ｓ，により、変換回
路１４へ変換指令信号ｕを出力するとともに、１フレー
ム分の変換情報を蓄積する。それにより、変換回路１４
は語の全ビットを反転する変換を行なう。変換されたデ
ータは、バッファメモリ１５に入力される。バッファメ
モリ１５からは、１フレーム分入力された後に制御回路
１３からのクロック信号ＣＫに応じて読み出され、並列
−直列変換回路１６に入力される。また、第２図のａに
示した伝送テキストを構成するため、制御回路１３は、
並列一直列変換回路９に制御信号Ｘとして同期情報と上
記蓄積された変換情報を並列に送出する。並列−直列変
換回路１６は、バッファメモリ１５と制御回路１３から
の並列データを直列になおしてＮＲ？号器へ送出する。Since the conversion command signal u is not output from the control circuit 13, the data passes through the conversion circuit 14 and is stored in the buffer memory 15.
is stored in Next, all the bits of the three words 2nd to 4th in FIG. The setting value of the counting circuit 9 is 4, while the count is 1
, 2, 3, the 2nd, 3rd, and 4th words are converted to the buffer memory 15 in the same way as when the logical files '0'' and '1'' are mixed. is entered without being entered. At the fifth word in FIG. , 12, the counting circuits 9, 10 are reset. The control circuit 13 outputs a conversion command signal u to the conversion circuit 14 according to the control signal S, and also accumulates conversion information for one frame. Thereby, the conversion circuit 14
performs a transformation that inverts all bits of the word. The converted data is input to buffer memory 15. After one frame of data is input from the buffer memory 15, it is read out in response to the clock signal CK from the control circuit 13, and is input to the parallel-to-serial conversion circuit 16. In addition, in order to configure the transmission text shown in FIG. 2a, the control circuit 13:
The synchronization information and the accumulated conversion information are sent in parallel as a control signal X to the parallel-to-serial conversion circuit 9. The parallel-serial conversion circuit 16 serializes the parallel data from the buffer memory 15 and the control circuit 13 and converts it into NR? Send to the number unit.

第５図は受信部の構成で、１７はビットタイミング抽出
回路、１８は直列−並列変換回路、１９はフレーム同期
回路、２０は変換情報復号回路、２１はファーストイン
．ファーストアウトのバッファメモリ、２２は逆変換回
路、２３は伝送路てある。FIG. 5 shows the configuration of the receiving section, where 17 is a bit timing extraction circuit, 18 is a serial-parallel conversion circuit, 19 is a frame synchronization circuit, 20 is a conversion information decoding circuit, and 21 is a first-in. A first-out buffer memory, 22 an inverse conversion circuit, and 23 a transmission line.

伝送路２３からの受信信号により、ビットタイミング抽
出回路１７は、受信側でのビツトクロツ．クＩを復元す
る。Based on the received signal from the transmission path 23, the bit timing extraction circuit 17 detects the bit timing on the receiving side. Restore kuI.

一方、データは直列−並列変換回路１８により並列に変
換された後、フレーム同期回路１９によりフレーム同期
がとられる。フレーム同期がとられた後、変換情報復号
回路２０は、変換情報を復号し、逆変換回路２２に逆変
換Ｊ指令信号ＩＣを送出する。また、フレーム同期がと
られた後の直列−並列変換回路１８の並列データ出力は
、そのままバッファメモリ２１に一時的に蓄えられる。On the other hand, after the data is converted into parallel data by a serial-parallel conversion circuit 18, frame synchronization is performed by a frame synchronization circuit 19. After frame synchronization is established, the conversion information decoding circuit 20 decodes the conversion information and sends an inverse conversion J command signal IC to the inverse conversion circuit 22. Furthermore, the parallel data output from the serial-parallel conversion circuit 18 after frame synchronization is temporarily stored in the buffer memory 21 as is.

バッファメモリ２１からの読み出しは、一つの語がバツ
フ３アメモリ２１に入力されるごとに行なわれ、逆変換
回路２２に入力される。逆変換回路２２は、変換情報復
号回路２０からの変換情報により、全ビットを反転する
か、しないかを決定する。そして上記の操作を繰り返す
ごとにより、受信データを復号する変換方法として同一
データの連続を語単位で計数し、それがある設定値にな
ればその時点の語に変換を与えるようにしており、一定
数以上の同一のデータの連続を完全になくすることがで
き、よつて受信側の同期はずれをなくすることができる
。また本実施例では、同一データの連続をフ語単位で計
数しているので、簡単な回路で実現することが可能であ
る。以上の実施例から明らかなように本発明はデータの
ソースと、伝送路符号化装置との間に、伝送路符号化に
適した変換系を設けることにより、送出信号にあられれ
るタイミング成分の増大をはかつている。Reading from the buffer memory 21 is performed each time one word is input to the buffer memory 21 and input to the inverse conversion circuit 22. The inverse conversion circuit 22 determines whether or not to invert all bits based on the conversion information from the conversion information decoding circuit 20. Then, each time the above operation is repeated, the conversion method for decoding the received data is to count the number of consecutive pieces of the same data word by word, and when it reaches a certain set value, the conversion is applied to the word at that point. It is possible to completely eliminate the repetition of more than one number of identical data, and thus it is possible to eliminate out-of-synchronization on the receiving side. In addition, in this embodiment, since consecutive identical data are counted in units of words, it can be realized with a simple circuit. As is clear from the above embodiments, the present invention provides a conversion system suitable for transmission line encoding between the data source and the transmission line encoding device, thereby increasing the timing component included in the transmission signal. is running.

すなわち、ＮＲ司守号のとき、伝送路符号回路への入力
データを、データの変化が多くなるように変換し、ＮＲ
Ｚｉ符号のとき、論理゛゛１’’が多数発生するように
変換するものである。これにより、タイミング成分が多
くなり、受信側で容易にタイミング抽出が可能となり、
超高速でも信頼性の高いデータ伝送を実現することがで
きる。In other words, when the NR controller is used, the input data to the transmission line code circuit is converted so that there are many changes in the data, and the NR
In the case of a Zi code, the conversion is performed so that a large number of logical "1"s are generated. This increases the number of timing components, making it easier to extract timing on the receiving side.
Highly reliable data transmission can be achieved even at ultra-high speeds.

[Brief explanation of the drawing]

第１図は従来のデータ伝送方式を説明するためのブロッ
ク図、第２図は本発明のデータ伝送方式の一実施例にお
いて、伝送される伝送フレーム構成を示す図、第３図は
本発明のデータ伝送方式に用いる送信部の一実施例を示
すブロック図、第４図は同送信部の動作を説明するため
の波形図、第５図は受信部の一実施例を示すブロック図
である。８・・・・・・語判定回路、９・・・・・・論理「
１」計数回路、１０・・・・・・論理「Ｏ」計数回路、
１１，１２・・・・・・アンド回路、１３・・・・・・
制御回路、１４・・・・・・変換回路、１７・・・・・
・ビットタイミング抽出回路、１９・・・・・・フレー
ム同期回路、２０・・・・・・変換情報復号回路、２２
・・・・・・逆変換回路。FIG. 1 is a block diagram for explaining a conventional data transmission method, FIG. 2 is a diagram showing a transmission frame structure to be transmitted in an embodiment of the data transmission method of the present invention, and FIG. 3 is a block diagram for explaining a conventional data transmission method. FIG. 4 is a block diagram showing an embodiment of the transmitting section used in the data transmission system, FIG. 4 is a waveform diagram for explaining the operation of the transmitting section, and FIG. 5 is a block diagram showing an embodiment of the receiving section. 8... Word judgment circuit, 9... Logic '
1" counting circuit, 10... logic "O" counting circuit,
11, 12...AND circuit, 13...
Control circuit, 14...Conversion circuit, 17...
・Bit timing extraction circuit, 19... Frame synchronization circuit, 20... Conversion information decoding circuit, 22
・・・・・・Inverse conversion circuit.

Claims

[Scope of Claims] 1. In a data transmission system in which an input data sequence is framed and transmitted by transmission line encoding using an NRZ code or NRZi code, the input data sequence to a transmission line encoding means is transmitted by the transmission line encoding means. 1. A data transmission system comprising means for converting an output data sequence of a road encoding means so as to increase the frequency of inversion, and transmitting this conversion method together with frame synchronization information. 2 When the transmission path code is an NRZ code and one frame consists of multiple words, all word components are logic “1”.
Then, it is assumed that the word with logic "1" is continuous once, and if all the components of the word are logic "0", then the word with logic "0" is 1
When there is at least one logical “1” and one logical “0” in the word component, logical “1” and logical “0” are considered to be consecutive. “
The number of consecutive logic ``1'' and logical ``0'' is counted from the first word of the frame, and when the counting result reaches the set value, all the components of that word are reversed, and the same operation as above is performed again, but reversed. 2. The data transmission system according to claim 1, further comprising a conversion method that starts from the next word and repeats the conversion for the entire frame.