JPS6049379B2 - マトリクス駆動回路 - Google Patents
マトリクス駆動回路Info
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- JPS6049379B2 JPS6049379B2 JP53019214A JP1921478A JPS6049379B2 JP S6049379 B2 JPS6049379 B2 JP S6049379B2 JP 53019214 A JP53019214 A JP 53019214A JP 1921478 A JP1921478 A JP 1921478A JP S6049379 B2 JPS6049379 B2 JP S6049379B2
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- JP
- Japan
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- circuit
- input
- current
- transistor
- matrix
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Links
- 239000011159 matrix material Substances 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はマトリクスアレー回路の入力を駆動するマトリ
クス駆動回路に関するものである。
クス駆動回路に関するものである。
特に消費電力を著しく経済化した回路に関する。従来、
マトリクスアレー回路はＰＬＡ（Ｐｒｏｇｒａｍａｂｌ
ｅＬｏｇｉｃＡｒｒａｙ）その他の情報処理論理回路と
して多くの用途に用いられている。
マトリクスアレー回路はＰＬＡ（Ｐｒｏｇｒａｍａｂｌ
ｅＬｏｇｉｃＡｒｒａｙ）その他の情報処理論理回路と
して多くの用途に用いられている。
第１図は最も代表的な例で、タイオートを用いたアレイ
回路の回路構成を示す。この回路では、通常は入力Ｒ端
子を低レベルに設定しておき、アレイの電流をひき出す
いわゆるジンク駆動として使用し、この入力を高レベル
にすることにより、入力群の論理「Ｎル」出力を出力端
子ｏに得るよう構成されている。従つて第１図の回路の
入力駆動回路としては、回路が「ＯＮ」のとき、外から
ジンク電流を吸収するＴＴＬタイプの回路が適している
。一方回路動作が高速化され、論理回路として電流切換
型ロジックであるＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＩＪ
）ｇｉＣ）またはＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅ
ｄＬｏｇｉｃ）等が用いられるようになつてきた。
回路の回路構成を示す。この回路では、通常は入力Ｒ端
子を低レベルに設定しておき、アレイの電流をひき出す
いわゆるジンク駆動として使用し、この入力を高レベル
にすることにより、入力群の論理「Ｎル」出力を出力端
子ｏに得るよう構成されている。従つて第１図の回路の
入力駆動回路としては、回路が「ＯＮ」のとき、外から
ジンク電流を吸収するＴＴＬタイプの回路が適している
。一方回路動作が高速化され、論理回路として電流切換
型ロジックであるＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＩＪ
）ｇｉＣ）またはＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅ
ｄＬｏｇｉｃ）等が用いられるようになつてきた。
マトリクス駆動回路としてこれらＣＭＬやＥＣＬを見る
と、その負荷駆動の方法がＴＴＬの場合とは異なり、負
荷に向つて電流を供給する必要がある。従つてこのまま
では駆動回路として用いることができない。すなわち論
理レベルの設定が論理高レベル（一般にはマイナス電流
のグランド側）であつて、論理低レベル（一般にはプラ
ス電流のグランド側）が中心のＴＴＬと反対になる。ま
たこの部分のみΠＬ回路を導入することはほとんど不可
能である。このため、従来はＣＭＬまたはＥＣＬ系論理
レベルにおいて、マトリクス駆動回路を使用するときノ
には、第２図に示すように入力駆動部分にエミッタフォ
ロワを用い入力端子電流をこのエミッタフォロワの抵抗
で吸収する方法が用いられている。
と、その負荷駆動の方法がＴＴＬの場合とは異なり、負
荷に向つて電流を供給する必要がある。従つてこのまま
では駆動回路として用いることができない。すなわち論
理レベルの設定が論理高レベル（一般にはマイナス電流
のグランド側）であつて、論理低レベル（一般にはプラ
ス電流のグランド側）が中心のＴＴＬと反対になる。ま
たこの部分のみΠＬ回路を導入することはほとんど不可
能である。このため、従来はＣＭＬまたはＥＣＬ系論理
レベルにおいて、マトリクス駆動回路を使用するときノ
には、第２図に示すように入力駆動部分にエミッタフォ
ロワを用い入力端子電流をこのエミッタフォロワの抵抗
で吸収する方法が用いられている。
しカルこの方法では各入力端子で吸収すべき電流は、最
大の場合全ブリーダー電流の和（ＩＲ、＋Ｉ７Ｒ２＋・
・・）になり、これを駆動するために各入力毎のエミッ
タフォロワ抵抗には、それぞれこれに相当する電流を常
時流しておかなければならない。このため多数のマトリ
クス回路を使用すると、回路全体の消費電流は非常に大
きくなる欠点があつた。本発明は高速動作を要求される
ＣＭＬまたはＥＣＬ等の電流切換型回路の場合にも、消
費電力の小さいマトリクス駆動回路を提供することを目
的とする。
大の場合全ブリーダー電流の和（ＩＲ、＋Ｉ７Ｒ２＋・
・・）になり、これを駆動するために各入力毎のエミッ
タフォロワ抵抗には、それぞれこれに相当する電流を常
時流しておかなければならない。このため多数のマトリ
クス回路を使用すると、回路全体の消費電流は非常に大
きくなる欠点があつた。本発明は高速動作を要求される
ＣＭＬまたはＥＣＬ等の電流切換型回路の場合にも、消
費電力の小さいマトリクス駆動回路を提供することを目
的とする。
本発明は、マトリクスアレー回路の各入力を与える行（
または列）がコレクタに接続され、そのベースに各入力
が接続された入力数に等しい数の入力駆動用電流スイッ
チトランジスタと、入力信号の高レベルおよび低レベル
の電圧の中間の電圧に設定された基準電圧がそのベース
に与えられた基準電圧用トランジスタと、上記スイッチ
トランジスタおよびこの基準電圧用トランジスタの全て
のエミッタが共通に接続され、この電位点に接続された
定電流源とを備えたことを特徴とする。
または列）がコレクタに接続され、そのベースに各入力
が接続された入力数に等しい数の入力駆動用電流スイッ
チトランジスタと、入力信号の高レベルおよび低レベル
の電圧の中間の電圧に設定された基準電圧がそのベース
に与えられた基準電圧用トランジスタと、上記スイッチ
トランジスタおよびこの基準電圧用トランジスタの全て
のエミッタが共通に接続され、この電位点に接続された
定電流源とを備えたことを特徴とする。
第３図は本発明の一実施例回路図を示す。この図では、
マトリクスの入力端子は入力駆動用トランジスタＱｌ，
Ｑ２・・・のコレクタに接続されている。これらトラン
ジスタＱｌ，Ｑ２・・・のエミッタは共通に接続されて
、さらにもう１個のトランジスタＱＲのエミッタに接続
される。このトランジスタＱＲは基準電圧用のトランジ
スタで、ベースに基準電圧ＶＲＥＦが接続されている。
この基準電圧ＶＲＩｌｌ：Ｆは、入力１Ｎの高レベルと
低レベルの中間の適当な値に設定されている。これらト
ランジスターＱｌ，Ｑ２・・・およびトランジスタＱＲ
のエミッタは全て共通に接続されて、１個の定電流源１
Ｔに接続されている。このような回路では、入力１Ｎが
低レベルのときには、トランジスタＱ８を０Ｎとし、入
力１Ｎの！何れかまたは全部が高レベルのときはトラン
ジスタＱＲを０ＦＦまたは０ＦＦに近い状態にする。
マトリクスの入力端子は入力駆動用トランジスタＱｌ，
Ｑ２・・・のコレクタに接続されている。これらトラン
ジスタＱｌ，Ｑ２・・・のエミッタは共通に接続されて
、さらにもう１個のトランジスタＱＲのエミッタに接続
される。このトランジスタＱＲは基準電圧用のトランジ
スタで、ベースに基準電圧ＶＲＥＦが接続されている。
この基準電圧ＶＲＩｌｌ：Ｆは、入力１Ｎの高レベルと
低レベルの中間の適当な値に設定されている。これらト
ランジスターＱｌ，Ｑ２・・・およびトランジスタＱＲ
のエミッタは全て共通に接続されて、１個の定電流源１
Ｔに接続されている。このような回路では、入力１Ｎが
低レベルのときには、トランジスタＱ８を０Ｎとし、入
力１Ｎの！何れかまたは全部が高レベルのときはトラン
ジスタＱＲを０ＦＦまたは０ＦＦに近い状態にする。
これにより、入力１Ｎに高レベル信号が入れば駆動用ト
ランジスタＱｌ，Ｑ２・・・の何れかがＯＮになり、ブ
リーダー電流１Ｒ１，ＩＲ２，ＩＲ３・・・はこれら駆
動用トランジスタの何れかを経由して定電流源１Ｔに流
れる。従つて定電流源１Ｔは全ブリーダー電流ＩＲｌ＋
ＩＲ２＋Ｉ８３にほぼ等しい値に設定することができ、
これは入力１Ｎの数が増えても変える必要がない。
ランジスタＱｌ，Ｑ２・・・の何れかがＯＮになり、ブ
リーダー電流１Ｒ１，ＩＲ２，ＩＲ３・・・はこれら駆
動用トランジスタの何れかを経由して定電流源１Ｔに流
れる。従つて定電流源１Ｔは全ブリーダー電流ＩＲｌ＋
ＩＲ２＋Ｉ８３にほぼ等しい値に設定することができ、
これは入力１Ｎの数が増えても変える必要がない。
これは第２図に示す回路に比べると、それぞれの入力毎
に全てブリーダー電流を流しておく必要のあつたものが
、共通に１個の定電流源で与えればよいこｌとになる。
一般のマトリクスでは入力数が数十にもなるので、本発
明の消費電力の経済化は非常に大きなものになる。逆に
消費電力を一定にすれば本発明を実施することにより、
回路当りの消費電力、すなわちブリーダ電流を大きく取
ることができるようになり、回路を高速化することがで
きる効果を生じることになる。なお、第３図において示
されるとおり、駆動用トランジスタの飽和を防ぎ、駆動
入力レベルを保持するために必要に応じ、トランジスタ
Ｑｌ，Ｑ２・・の各ベース・コレクタ間にクランプダイ
オードＣＤｌ，ＣＤ２・・・を接続することもできる。
に全てブリーダー電流を流しておく必要のあつたものが
、共通に１個の定電流源で与えればよいこｌとになる。
一般のマトリクスでは入力数が数十にもなるので、本発
明の消費電力の経済化は非常に大きなものになる。逆に
消費電力を一定にすれば本発明を実施することにより、
回路当りの消費電力、すなわちブリーダ電流を大きく取
ることができるようになり、回路を高速化することがで
きる効果を生じることになる。なお、第３図において示
されるとおり、駆動用トランジスタの飽和を防ぎ、駆動
入力レベルを保持するために必要に応じ、トランジスタ
Ｑｌ，Ｑ２・・の各ベース・コレクタ間にクランプダイ
オードＣＤｌ，ＣＤ２・・・を接続することもできる。
これは駆動用トランジスタの高速動作に有効なものとし
て、従来も用いられている手段であるので、ここでは詳
しい説明を省略する。また、トランジスタＱＲに与える
基準電圧を入力高レベル近くに設定すると、このときト
ランジスタＱＲにブリーダー電流の一部が流れるので、
定電流源１Ｔの電流許容値を大きくすることができる。
て、従来も用いられている手段であるので、ここでは詳
しい説明を省略する。また、トランジスタＱＲに与える
基準電圧を入力高レベル近くに設定すると、このときト
ランジスタＱＲにブリーダー電流の一部が流れるので、
定電流源１Ｔの電流許容値を大きくすることができる。
第１図は標準的なダイオードマトリクスの回路図。
Claims (1)
- １ マトリクスアレー回路の各行または列に駆動電流を
与えるマトリクス駆動回路において、コレクタが各行ま
たは列にそれぞれ接続されそのベースに各入力信号が接
続された入力駆動用電流スイッチトランジスタ（Ｑ＿１
，Ｑ＿２，・・・）と、上記入力信号の高レベルの電圧
と低レベルの電圧との中間の電圧に設定された基準電圧
がそのベースに与えられた基準電圧用トランジスタＱ＿
Ｒと、上記各スイッチトランジスタおよびこの基準電圧
用トランジスタの全てのエミッタを共通に接続する回路
と、この回路に電源電流を供給する定電流源Ｉ＿Ｔとを
備えたことを特徴とするマトリクス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53019214A JPS6049379B2 (ja) | 1978-02-22 | 1978-02-22 | マトリクス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53019214A JPS6049379B2 (ja) | 1978-02-22 | 1978-02-22 | マトリクス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111747A JPS54111747A (en) | 1979-09-01 |
| JPS6049379B2 true JPS6049379B2 (ja) | 1985-11-01 |
Family
ID=11993112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53019214A Expired JPS6049379B2 (ja) | 1978-02-22 | 1978-02-22 | マトリクス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105438A (en) * | 1979-02-07 | 1980-08-13 | Nec Corp | Logic array |
-
1978
- 1978-02-22 JP JP53019214A patent/JPS6049379B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54111747A (en) | 1979-09-01 |
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