JPS6049385B2 - 受信周波数の表示装置 - Google Patents

Description

【発明の詳細な説明】

この発明は、シンセサイザ受信機において、その受信周
波数を安価な構成で高精度にデジタル表示しようとする
ものである。 日本国内においては、ＦＭ受信機の中間周波数は１０．
７ＭＨ２てあり、また、周波数変換はローアーヘテロダ
インである。 従つて、受信周波数をデジタル表示する場合、局部発振
周波数をカウントしてそのまま表示したのでは、表示さ
れた周波数は受信周波数よりも中間周波数１０．７ＭＨ
２だけ低くなつてしまい、これでは受信周波周の表示に
ならない。そこで、従来のＦＭシンセサイザ受信機にお
いては、受信周波数の表示装置は例えば第１図に示すよ
うに構成されている。 すなわち、１０はＰＬＬを示し、１１はＶＣＯ（電圧制
御型可変周波数発振回路）、１４はプリセツタブルダウ
ンカウンタ、１５は位相比較回路、１６は基準発振回路
である。そして、選局手段１７を例えば７６ＭＨ２にセ
ットすると、これから選局コードがカウンタ１４に供給
されてカウンタ１４の内容は〔７６０〕にプリセットさ
れる。 そして、ＶＣＯＩＩの発振信号が、分周回路１２で１１
４分周されてからカウンタ１４にカウント入力として供
給され、従つて、カウンタ１４の内容は〔７６０〕から
〔１〕づつ減つていく。そして、カウンタ１４の内容が
、中間周波数１０．７ＭＨ２に対応する〔１０７〕にな
つたとき、これが検出回路１８で検出され、その検出出
力によつてカウンタ１４は再び〔７６０〕にプリセット
されノると共に、このプリセット時、カウンタ１４から
は出力パルスが取り出される。 そして、以後も、このダウンカウント及びプリセットの
動作が繰り返される。従つて、カウンタ１４からは、入
力パルスを′； ６５３コ（■７６０−１０７）数える
ごとに１コの出力パルスが得られるので、カウンタ１４
は１１６５粉周を行つていることになる。 そして、この分周パルスが比較回路１５に供給されると
共に、発振回路１６から周波数２５ｋＨ２の基準信号が
比較回路１５に供給され、その比較出力がＶＣＯｌｌに
その制御信号として供給される。 従つて、定時数には、カウンタ１４の出力パルスの周波
数は、基準信号の周波数に等しいので、ＶＣＯｌｌの発
振周波数は、２５ｋＨｚ×６５３×４＝６５．３ＭＨｚ
となる。 そして、このＶＣＯｌｌの発振信号が、ミキサ回路３に
供給され、周波数７６ＭＨｚの受信信号が、中間周波数
１０．７ＭＨｚの中間周波信号に変換される。 従つて、周波数７６ＭＨｚの受信状態になる。また、こ
のとき、選局手段１７からの選局コード〔７６０〕が、
デコーダ１を通じて表示素子２に供給され受信周波数７
６．０ＭＨｚがデジタル表示される。こうして、この第
１図の回路では、局部発振信号がシンセサイズされると
共に、受信周波数がデジタル表示される。 ところが、この回路では、カウンタ１４を■１カウンタ
で構成すると、ＩＣのピン数が多くなり、一方、バイナ
リカウンタで構成すると、選局手段１７からの選局コー
ドがバイナリー信号になるので、デコーダ１においては
、そのバイナリー信号をＢＣＤ信号に変換し、さらに、
表示素子２をドライブする信号に変換しなければならな
い。 そこで、第２図に示すような表示装置も考えられている
。 すなわち、局部発振回路２１から局部発振信号が、プリ
スケーラ２２に供給されて１１１０．紛周され、その分
周信号がアンドゲート２３に供給される。また、発振回
路２５から周波数５００Ｈｚの基準パルスがゲート回路
２６に供給されると共に、受信周波数を変更したとき、
局部発振周波数が変化するのが検出回路２７で検出され
、この！検出出力がゲート回路２６に供給され、受信周
波数を変更したときだけ、基準パルスが１コだけ取り出
され、これがアンドゲート２３に供給される。従つて、
受信周波数が例えば７６ＭＨｚであれば、ク局部発振周
波数は６５．３ＭＨｚであるから、プリスケーラ２２の
周波数は、６５３ｋＨｚとなり、従つて、アンドゲート
２３からは、受信周波数を７６ＭＨｚにしたときだけ、
１３０６コ（＝６５３ｋ１５００）のパルスが得られる
。 そして、このパルスが、分周回路２４で１１２分周され
て６５３コのパルスとされ、このパルスがプリセツタブ
ルダウンカウンタ２９にカウント入力７として供給され
ると共に、このカウンタ２９には、検出回路２７の出力
がロード信号として供給され、カウンタ２９は、プリセ
ット回路２８の指定に基づいてあらかじめ〔１０７〕に
プリセットされる。 従つて、カウント後は、カウンタ２９の内Ｏ容は〔７６
０〕（＝１０７＋６５３）となる。そして、このカウン
ト内容が、デコーダ１を通じて表示素子２に供給され、
受信周波数７６．０ＭＨｚがデジタル表示される。なお
、分周回路２４はちらつき防止用であり、５この分周回
路２４は、検出回路２７の検出出力により受信周波数の
変更時、アンドゲート２３から出力が得られる前にリセ
ットされる。 従つて、この第２図の表示装置によれば、第１図のもの
におけるような問題は生じない。 ノ しかし、この表示装置では、プリスケーラ２２とし
て高速のものが要求されるので、全体として高価になつ
てしまう。 また、この表示装置は、スタティック表示であるが、ダ
イナミック表示の場合には、そのダイナミック表示によ
るパルスノイズが問題になる。 この発明は、これらの点にかんがみ、受信周波数を、安
価な構成で高精度にデジタル表示できる表示装置を提供
しようとするものである。以下その一例について説明し
よう。 第３図において、３０は局部発振信号をシンセサイズす
るためのＰＬＬを示し、ＶＣＯ３ｌにおいて、受信周波
数に対応して周波数が６５．３〜７９．３ＭＨｚの間で
変化する局部発振信号が形成され、この信号が周波数コ
ンバータ３２に供給されると共に、発振回路３３から周
波数９０．５ＭＨｚの発振信号がコンバータ３２からは
両信号の差の周波数の交番信号が取り出され、この信号
が、分周回路３４で１１４分周されてからプログラマブ
ルバイナリ−カウンタ３５に供給される。 また、選局手段３１において、受信周波数を指定する選
局コードが形成され、このコードがカウンタ３５に供給
されてその分周比Ａがセットされる。 この場合、この選局コードはバイナリーコードであり、
受信周波数が７６ＭＨｚのときには〔２５２〕となり、
受信周波数が１００ｋＨｚ高くなるごとに〔１〕づつ減
少し、受信周波数９０ＭＨｚのときには〔１１２〕とな
るコード信号である。従つて、カウンタ３５の分周比侍
は、受信周波数に対応して１１２５２〜１１１１２（Ｎ
＝２５２〜１１２）の間を変化する。こうして、分周回
路３４からの信号は、カウンタ３５において侍に分周さ
れ、この分周信号が位相比較回路３８に供給されると共
に、基準発振回路３６から周波数１００ｋＨｚの基準パ
ルスＰ６が取り出され、このパルスＰ６が分周回路３９
で１１４分周されてから比較回路３５に供給され、その
比較出力がＶＣＯ３ｌにその制御信号として供給される
。 従つて、定常時には、カウンタ３５の出力の周波数は、
分周回路３９の出力の周波数２５ｋＨｚに等しいので、
このときのコンバータ３２の出力の周波数は、Ｎ×４×
２５ｋＨｚとなる。 そして、ＶＣＯ３ｌの発振周波数は、発振回路３３の発
振周波数からコンバータ３２の出力の周波数を減算した
ものてあるから、ＶＣＯ３ｌの発振周波数は、９０．５
ＭＨｚ−Ｎ×１００ｋＨｚ となる。 そして、このＮの値は選局手段３７によつて〔２５２〕
から〔１１２〕の間を〔１〕づつ変化するので、ＶＣＯ
３ｌの発振周波数は、選局手段３７によつて６５．３〜
７９．３ＭＨｚの間を１００ｋＨｚ単位で変化する。そ
こで、このＶＣＯ３ｌの発振信号が、ミキサ回路３に局
部発振信号として供給され、受信信号は、中間周波数１
０．７ＭＨｚの中間周波信号に周波数変換される。 そして、このときの受信周波数の表示装置４０が、この
発明においては、次のように構成される。 すなわち、４１は選局検出回路を示し、これには選局手
段３７からの選局コードが供給され、このコードが変化
したとき、すなわち、受信周波数が変更されたとき、こ
れの検出信隼，が取り出される。 また、４２はバイナリ−アップカウンタを示し、選局コ
ードの最大値は〔２５２〕でありこれはバイナリ−コー
ドでは８ビットになるので、カウンタ４２も８ビットと
される。そして、選局手段３７からの選局コードが、カ
ウンタ４２にプリセット信号として供給されると共に、
検出回路４１の検出信号Ｓ１がカウンタ４２にロード信
号として供給される。さらに、４３はＢＣＤアップカウ
ンタを示し、これには、プリセット回路４４から〔７５
７〕のプリセット信号が供給されると共に、検出回路４
１の検出信号Ｓ１がカウンタ４３にロード信号として供
給される。また、４５は最大値検出回路を示し、これに
はカウンタ４２の内容が供給され、この内容が最大値〔
２５５〕（７−１）になつたときその検出信号Ｓ６が取
り出され。そして、４６はゲート制御回路を示し、これ
には検出回路４１，４５の検出信隼，，Ｓ５が供給され
、制御回路４６からは信号Ｓ１によつで゜１゛となり、
信号Ｓ５によつて゜゜０゛となるゲート制御信号Ｓ６が
取り出される。 そして、この信号Ｓ６は、アンドゲート４７に供給され
ると共に、発振回路３６の発振パルスＰ６が、アンドゲ
ート４７に供給され、そのゲート出力がカウンタ４２，
４３にカウント入力として供給される。また、４８はデ
コーダ、４９は表示素子である。 このような構成において、ある受信周波数とき、選局手
段３７を操作して受信周波数を例えば７６ｒ１Ｖ４ＨＺ
にセットしたとする。 すると、選局手段３７から受信周波数７６ｒ１Ｖ４ＨＺ
に対応して〔２５２〕の選局コードカ幼ウンタ３４に供
給され、７６ＭＨｚの受ノ信状態となる。そして、この
選局コード〔２５２〕がカウンタ４２にプリセット信号
として供給されると共に、この選局コードが〔２５２〕
に変化したことが、検出回路４１で検出され、その検出
信号Ｓ１がカウンタ５４２にロード信号として供給され
るので、カウンタ４２の内容は〔２５２〕にプリセット
される。 また、カウンタ４３には、プリセット回路４４から〔７
５７〕のプリセット信号が供給されると共に、検出信号
Ｓ１力珀一ド信号として供給されるので、力Ｏウンタ４
３の内容は〔７５７〕にプリセットされる。そして、検
出信号Ｓ１によつて制御回路４６からのゲート制御信号
Ｓ６が゛ｌ゛になるので、発振回路３６の発振パルスＰ
６が、アンドゲート４７を通じてカウンタ４２，４３に
供給され、従つて、カウンタ４２，４３の内容は、プリ
セット値〔２５２〕、〔７５７〕から同時に〔１〕づつ
増加していく。 そして、カウンタ４２の内容が最大値〔２５５〕になつ
たとき、これが検出回路４５で検出され、この検出信号
Ｓ６によつてゲート制御信号Ｓ６が゜゜０゛になるので
、パルスＰ６はカウンタ４２，４３に供給されなくなり
、カウンタ４２，４３のカウントは終了する。 そして、この終了時には、カウンタ４２は、〔２５２〕
から〔２５５〕までパルスＰ６を３コ数えているので、
カウンタ４３の内容は〔７６０〕（＝７５７＋３）にな
つている。そして、このカウンタ４３の内容〔７６０〕
が、デコーダ４８を通じて表示素子４９に供給され、受
信周波数７６．０ＭＨｚがデジタル表示される。なお、
この場合、信号亀がデコーダ４８にブランキング信号と
して供給され、カウンタ４２，４３がカウントを行つて
いる間は、ブランキングが行われてちらつきが防止され
る。そして、任意の受信周波数の場合には、これに対応
する選局コードをＣとすると、カウント終了時のカウン
タ４３のカウント値Ｙは、Ｙ＝Ｘ＋（２Ｎ−１）−Ｃ ｒｘ：カウンタ４３のプリセット値（Ｘ＝［ＮＣ：７−
ンタ４２のビット数（ｎ＝８）となる。 そして、ＰＬＬ３ＯにおけるパルスＰ６の周波数が１０
０ｋＨｚなのて、表示素子４９の表示周波数は、Ｙ×１
００ｋＨｚとなる。こうして、受信周波数のデジタル表
示を行うことができるが、この場合、特にこの発明によ
れば、カウンタ４２，４３がバイナリ−コードとＫ１コ
ードの変換を行うことになるので、選局コードがバイナ
リ−コードであつても■Ｏ表示！ができる。 また、カウンタ４３をプリセットすることにより、選局
コードＣとカウント値（表示周波数）Ｙとのオフセット
を補正できる。さらに、カウンタ４２，４３のカウント
入力となるパルスＰ６は、表示のちらつきが問題となら
な１い程度に低い周波数、例えば上述のように１００ｋ
Ｈｚでよいのて、カウンタ４２，４３として高速動作の
ものが不要であり、全体として安価にできる。 また、カウント入力となるパルスＰ６の周波数は、表示
のちらつきが問題とならない程度の周波数でよく、ある
いは周波数が変動してもよいので、ＰＬＬ３Ｏの適当な
ところ、例えば上述のように発振回路３６から容易に得
ることができる。さらに、パルスＰ６の周波数が低くて
もよいので、Ｃ−ＭＯＳ−１Ｃ化ができる。また、カウ
ンタ４３がラッチ機能をもつことになるので、ラッチ回
路が不要である。さらに、シンセサイザ受信機であれば
、カウンタ４３のプリセット値を変更す９るだけで、Ａ
Ｍ受信機、国外用ＦＭ受信機、市民バンド用トランシー
バなどにおいても、そのまま使用できる。また、スタテ
ィック表示であり、しかも受信周波数の変更時のわずか
な期間だけしかカウンタ４Ｓ２，４３は動作しないので
、ノイズがほとんど発生しない。 第５図は、表示装置４０の具体的な接続例を示す。 すなわち、トランジスタＱｌ，Ｑ２によつて立ち上がり
及び立ち下がりトリガタイプの単安定マｌルチパイプレ
ータ４１Ａが構成されると共に、その出力がインバータ
４１Ｂに供給されて検出回路４１が構成される。なお、
トランジスタＯは、電源投入時のリセット用である。そ
して、選局手段３７を操作して選局コード（バイナリ−
コード）を変化させたときには、この選局コードの？Ｂ
は、必らず゜“１゛から“゜０゛へ、または“０゛から
“１゛へ変化するので、このＬＳＢがマルチバイブレー
タ４１にトリガパルスとして供給される。従つて、イン
バータ４１Ｂからは、検出信号Ｓ１が得られる。また、
バイナリ−カウンタ４２は、立ち下がりトリガタイプの
４ビットのバイナリ−アップカウンタ４２Ａ，４２Ｂが
縦続接続されて構成される。 そして、このカウンタ４２の内容が最大値〔２５５〕に
なつたとき〔２５５１０〕＝〔１１１１１１１１。〕で
あり、カウンタ４２Ａ，４２Ｂの出力端子はすべて“゜
１゛になるので、検出回路４５が、８入力のナンドゲー
トで構成され、検出信隼．が取り出される。さらに、Ｂ
ＣＤカウンタ４３が、立ち下がりトリガタイプのＢＣＤ
アップカウンタ４３Ａ，４３Ｂと、ＪＫフリップフロッ
プ回路４３Ｃ，４３Ｄとにより構成され、カウンタ４３
Ａ，４３Ｂが縦続接続されると共に、カウンタ４３Ｂの
出力がフリップフロップ回路４３Ｃ，４３Ｄに並列に供
給されることによりカウンタ４３Ａにおいてカウント値
Ｙの１の位（表示周波数の１００ｋＨｚの位）がカウン
トされ、カウンタ４３Ｂにおいて１０の位（１ＭＨｚの
位）がカウントされ、カウンタ４３Ｂにおいて１０の位
（１ＭＨｚの位）がカウントされ、フリップフロップ回
路４３Ｃ，４３Ｄは１００の位（１０ＭＨｚの位）に対
応するようにされている（カウント値Ｙの１００の位は
、〔７〕，〔８〕，

〔９〕のいずれかであるから、フリ
ップフロップ回路４３Ｃ，４３Ｄで実現きる）。 そして、カウンタ４３Ａ，４３Ｂの所定の入力端子及び
フリップフロップ回路４３Ｃ（７）Ｊ，Ｋ入力端子が、
“゜１゛のレベルの端子に接続されるとと共に、フリッ
プフロップ回路４３ＤのＪ，Ｋ入力端子が、そのｎ端子
に接続されてプリセット回路４４が構成される。また、
ゲート制御回路４６は、立ち下がりトリガタイプのＪＫ
フリップフロップ回路４６Ａ，４６Ｂが縦続接続されて
構成されると共に、これらは、発振回路３６からパルス
Ｐ６がクロックパルスとして供給され、この制御回路４
６の出力信号Ｓ６が、パルスＰ６に同期するようにされ
ている。そして、ナンド回路４７Ａにインバータ４７Ｂ
が縦続接続されてアンドゲート４７とされ、発振回路３
６のパルスＰ６が立ち上がるときに、アンドゲート４７
が開閉するようにされている。さらに、表示素子４９は
、第６図に示すように、それぞれ７つのセグメントａ−
ｇを有するアノードコモンＬＥＤ４９Ａ〜４９Ｃにより
構成され、ＬＥＤ４９Ａ〜４９Ｃが受信周波数１００ｋ
Ｈｚの位、１ＭＨｚの位、１０ＭＨｚの位を表示するよ
うにされている。 すなわち、カウンタ４３Ａ，４３Ｂの出力が、ＢＣＤ−
７セグメントデコーダ４８Ａ，４８Ｂを通じわＬＥＤ４
９Ａ，４９Ｂに供給され、また、フリップフロップ回路
４３Ｃ，４３Ｄの出力が、トランジスタ４８Ｃ，４８Ｄ
を通じてＬＥＤ４９Ｃの所定のセグメントに供給される
と共に、残るセグメントが接地される。また、ナンドゲ
ート４５からの信号Ｓ５が、インバータ４８Ｅを通じて
デコーダ４８Ａ，４８Ｂのブランキング端子に供給され
る。従つて、この表示装置４０は、第４図に示すタイミ
ングチャートの動作を行う。 すなわち、第４図のチャートは、任意の時点ｔ１に受信
周波数を、７６．１ＭＨｚから７６．０ＭＨｚに変更し
た場合である。そして、選局時点ｔ１以前には、受信周
波数７６．１ＭＨｚに対応して選局コードは〔２５１）
であり、これのバイナリ−コードのＬＳＢぱ゛１゛であ
る。また、トランジスタＱ１は定常時はオンなので、そ
のコレクタ出力は“６０゛であり、従つて、インバータ
４１Ｂからの信号Ｓ１ぱ“１゛である。さらに、後述か
ら明らかなように、フリップフロップ回路４６Ａ（７）
Ｑ出力は６′Ｒ２、フリップフロップ回路４６Ｂからの
信号Ｓ６（Ｑ出力）は“゜０゛であり、従つて、カウン
タ４２，４３にはパルスＰ３は供給されていない。そし
て、この時点ｔ１以前には、カウンタ４２の内容が最大
値〔２５５〕になつたことによりこの７６．１ＫＨｚの
受信状態になつたのであるから、カウンタ４２，４３の
内容は〔２５５〕、〔７６１）であり、また、ナンドゲ
ート４５からの信号Ｓ５は“０゛である。そして、時点
ｔ１に７６．０ＭＨｚへの選局操作を行うと、７６．０
ＭＨｚに対応して選局コードが〔２５２〕になり、その
ＬＳＢは“６０″となる。 従つて、このＬＳＢの立ち下がりにより、信号Ｓ１は所
定の期間だけ゜“０゛になり、再び６“１”になる。そ
して、この信号Ｓ１の立ち下がりにより、カウンタ４２
，４３の内容は〔２５２〕，〔７５７〕にプリセットさ
れると共に、フリップフロップ回路４６Ａ，４６Ｂはク
リアされ、それらの出力は“０゛になる。また、カウン
タ４２の内容が〔２５２〕になると、これは最大値では
ないので、Ｓ６＝゜゜１゛となる。そして時点ち後の最
初のパルスＰ６の立ち下がりノ時点Ｔ２には、フリップ
フロップ回路４６Ａ（：りＪ，Ｋ入力は“゜１゛なので
、時点Ｔ２にパルスＰ６が立ち下がると、そのＱ出力は
“１゛となり、また、これにより、Ｊ，Ｋ入力は“０゛
になるので、時点ち以後はＱ出力ぱ“１゛となる。さら
に、時点Ｔ２７にパルスＰ６が立ち下がつても、フリッ
プフロップ回路４６Ｂ（７）Ｊ入力は、この時点Ｔ２で
は“゜０゛なので、信号Ｓ６は“０゛のままである。そ
して、時点ｔ酸の次のパルスＰ２の立ち下がり時点らに
なると、このとき、フリップフロップ回フ路４６Ｂ（７
）Ｊ入力ぱ“１゛なので、信号Ｓ６は゜゜１゛となる。 従つて、カウンタ４２，４３には、パルスＰ６が供給さ
れ、その内容は増加していく。そして、３コのパルスＰ
６がカウンタ４２，４３に供給されると、その３コ目の
パルスＰ６の立ち下がり時点ζに、この立ち下がりによ
りカウンタ４２の内容が最大値〔２５５〕になるので、
Ｓ５＝゜“０゛となり、この信号Ｓ５の立ち下がりでフ
リップフロップ回路４６ＢがクリアされてＳ６＝゜゜０
゛となる。 従つて、カウンタ４２，４３のカウントは終了すると共
に、このとき、カウンタ４３の内容は〔７６０〕になつ
ているので、ＬＥＤ４９Ｃ〜４９Ａによつて受信周波数
７６．０ＭＨｚが表示される。なお、期間ち〜ζには、
カウンタ４３の内容が変化しつつあるが、この期間には
、信号■がインバータ４８Ｅを通じてデコーダ４８Ａ，
４８Ｂに供給されるので、ブランキングが行われ、従つ
て、周波数の表示がちらつくことはない。そして、この
表示回路４０によれば、定常時には、信号の変化がなく
、表示周波数が変化する期間ｔ１〜ζだけしか信号は変
化せず、ノイズの発生がほとんどない。 しかも、その変化する信号を処理している回路４７Ａ，
４７Ｂ，４１Ｂ，４８Ｅ及び４６Ａ，４６Ｂのうち、回
路４７Ａ〜４８Ｅ７は１つのＴＴＬ上Ｃ内にパッケージ
され、また、回路４６Ａ，４６Ｂも１つのＴＴＬ−１Ｃ
内にパッケージされているので、これら２つのＩＣをシ
ールドするだけで、ノイズ対策ができる。なお、上述に
おいて、カウンタ４２，４３をダウンカウンタとすると
共に、検出回路４５を最小値検出回路としてもよく、そ
の場合には、例えば、発振回路３３の発振周波数を５１
．２ＭＨｚとし、選局コードＣを、受信周波数が７６Ｍ
Ｈｚのときには〔１４１）で、１００ｋＨｚ高くなるご
とに〔１〕づつ増加させ、受信周波数が９０ＭＨｚのと
き〔２８１）とすると共に、プリセット回路４４による
プリセット値を〔６１９〕とし、検出回路４５をオア回
路としてその検出値を（イ）〕とすればよく、このとき
、Ｙ＝Ｘ＋Ｃとなる。

【図面の簡単な説明】

第１図及ひ第２図は従来例の系統図、第３図はこの発明
の一例の系統図、第４図は動作を説明するための図、第
５図はこの発明の一例の接続図、第６図はその一部の素
子の図である。 ３０はＰ比、４１，４５は検出回路、４２，４３はカウ
ンタ、４９は表示素子である。

Claims (1)

【特許請求の範囲】
1. １ ＰＬＬにより局部発振信号を形成すると共に、選局
   バイナリーコードによつて上記局部発振信号の周波数を
   変更するようにした受信機において、上記選局バイナリ
   ーコードが変化したとき、これを検出し、この検出信号
   によつてバイナリーカウンタを上記選局バイナリーコー
   ドにプリセットすると共に、ＢＣＤカウンタを、上記選
   局バイナリーコードと表示周波数の数値とのオフセット
   に対応した値にプリセットし、かつ、上記バイナリーカ
   ウンタ及び上記ＢＣＤカウンタにカウント入力を供給し
   、上記バイナリーコードの内容が所定値になつたとき、
   これを検出した信号によつて上記カウント入力を停止し
   、このときの上記ＢＣＤカウンタの内容をデジタル表示
   素子に供給して上記局部発振周波数における受信周波数
   をデジタル表示するようにした受信周波数の表示装置。