JPS6057104B2 - Integrator with drift compensation characteristics - Google Patents
Integrator with drift compensation characteristicsInfo
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- JPS6057104B2 JPS6057104B2 JP695378A JP695378A JPS6057104B2 JP S6057104 B2 JPS6057104 B2 JP S6057104B2 JP 695378 A JP695378 A JP 695378A JP 695378 A JP695378 A JP 695378A JP S6057104 B2 JPS6057104 B2 JP S6057104B2
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Description
【発明の詳細な説明】
本発明はサンプリング系戸波器に関し、、特にその構成
要素てあるドリフト補償特性を有する積分器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sampling type door-to-door filter, and more particularly to an integrator having drift compensation characteristics as a component thereof.
本来サンプリング系胛波器の基本構成要素としての２次
の積分器の実現法の一つに第１図に示すものもがある（
Ｂ、ＧＯＬＤ＆ Ｃ、Ｍ、ＲＡＤＡＲ著「ＤＩＧＩＴＡ
ＬＰＲＯＣＥＳＳＩＮＧＯＦＳＩＧＮＡＬＳ」参照）。
第１図において１及び２はサンプリング間隔に等しい単
位時間Ｔの遅れを作る遅延素子、３は信号を定数に、倍
する増幅器、４は信号を定数に。倍する増幅器、５はす
べての入力の和をとつて一つの出力を出す加算器である
。定数に、、に。及びサンプリング間隔Ｔをいろいろと
変化させることによつて、この積分器の特性を変化させ
ることが可能であり、またこの積分器を複数個組合す）
せることによつて種々の特性を持つ冫戸波器を作ること
ができる。しカル積分器に使用する遅延素子かＣＣＤア
ナログ遅延線等のようにそれ自身直流成分を持ちあるい
はドリフトを発生するものであれは、その影響は定数に
、及びに。One of the methods for realizing a second-order integrator, which is originally a basic component of a sampling system waver, is shown in Figure 1 (
B, GOLD & C, M, RADAR “DIGITA
(See “LPROCESSINGOFSIGNALS”).
In FIG. 1, 1 and 2 are delay elements that create a delay of unit time T equal to the sampling interval, 3 is an amplifier that doubles the signal to a constant, and 4 is a constant to the signal. The multiplying amplifier 5 is an adder that sums all inputs and outputs one output. To the constant, to. By varying the sampling interval T, it is possible to change the characteristics of this integrator, and by combining multiple integrators)
By using these methods, it is possible to create wave devices with various characteristics. If the delay element used in the Cal integrator or the CCD analog delay line itself has a DC component or generates drift, its influence will be on the constant and.
の値によつては非常に大きく増幅されて出力に表われ、
積分器のダイナミックレンジを小さくしたり、あるいは
遅延素子を飽和させてしまつたりする。本発明の目的は
前記の問題点を解決した、即ちドリフト補償特性を持つ
た積分器を提供することにある。Depending on the value of , it will be greatly amplified and appear in the output,
This may reduce the dynamic range of the integrator or saturate the delay element. SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, that is, to provide an integrator having drift compensation characteristics.
すなわち本発明によれば、第１の遅延素子と、この第１
の遅延素子からの信号をに、倍する第１の増幅器と、こ
の第１の遅延素子からの信号をＡ倍する第２の増幅器と
、この第２の増幅器からの信号を遅延させる第２の遅延
素子と、この第２の、遅延素子からの信号をλ倍する第
３の増幅器と、この第３の増幅器からの信号をに。That is, according to the present invention, the first delay element and the first
a first amplifier that multiplies the signal from the delay element by A, a second amplifier that multiplies the signal from the first delay element by A, and a second amplifier that delays the signal from the second amplifier. a delay element, a third amplifier that multiplies the signal from the second delay element by λ, and a signal from the third amplifier.
倍する第４の増幅器からの信号と、前記第１の増幅器か
らの信号と前記第４の増幅器からの信号と入力信号とを
加算してその出力を前記第１の遅延素子に入力すする加
算器とを具備し、前記Ａを−に。／（に、＋に。）にし
たことを特徴とするドリフト補償特性を有する積分器が
得られる。次に本発明の実施例を図面を参照して説明す
る。Addition of adding the signal from the fourth amplifier to be multiplied, the signal from the first amplifier, the signal from the fourth amplifier, and the input signal, and inputting the output to the first delay element. and a container, and the above A is -. An integrator having a drift compensation characteristic characterized by the following characteristics is obtained. Next, embodiments of the present invention will be described with reference to the drawings.
第２図に本発明の基本ブロックダイアグラムを示す。第
２図において１及び２はサンプリング間隔に等しい単位
時間Ｔの遅れを作る遅延素子、３は信号をＫ１倍する増
幅器、４は信号をＫ２倍する増幅器、５は加算器である
。ここまでは従来の積分器第１図と全く同じである。本
発明ではさらに信号をＡ倍する増幅器６と、信号を夫倍
する増幅器７を追加する。ｘ（ＮＴ）は時刻ＮＴにおけ
る入力を示す。ここにｎは整数である。ｙ（ＮＴ）は時
刻ＮＴにおける本積分器の出力である。遅延素子の直流
成分あるいはドリフトをＣ（ＮＴ）で表わし信号に対し
和の形て作用するものとする。また２つの遅延素子のｃ
は同じ値をとるものとする。この系を下記の様に差分方
程式で表わすことができる。ｕ（−Ｔ）＝ｖ（−Ｔ）＝
ｖ（−２Ｔ）＝０としてＺ変換を行なうと、ここにＹ（
ｚ）はｙ（ＮＴ）のｚ変換されたものである。FIG. 2 shows a basic block diagram of the present invention. In FIG. 2, 1 and 2 are delay elements that create a delay of unit time T equal to the sampling interval, 3 is an amplifier that multiplies the signal by K1, 4 is an amplifier that multiplies the signal by K2, and 5 is an adder. The process up to this point is exactly the same as the conventional integrator shown in FIG. The present invention further adds an amplifier 6 that multiplies the signal by A, and an amplifier 7 that multiplies the signal by A. x(NT) indicates the input at time NT. Here n is an integer. y(NT) is the output of this integrator at time NT. It is assumed that the DC component or drift of the delay element is expressed as C(NT) and acts on the signal in the form of a sum. Also, the c of the two delay elements
shall take the same value. This system can be expressed by a difference equation as shown below. u(-T)=v(-T)=
If we perform Z transformation with v(-2T)=0, we get Y(
z) is the z-transformed value of y(NT).
この様にこの系の出力は入力信号に起因する成分とドリ
フトに起因する成分との和の形になり、ドリフトに起因
する成分のみ倉考え、による出力かＯとなる様にすれば
ドリフトの影響から逃れることができる。In this way, the output of this system takes the form of the sum of the component caused by the input signal and the component caused by the drift, and if we consider only the component caused by the drift, the output will be O due to the influence of the drift. can escape from.
ドリフトが系の時定数に比し非常に長い周期て変動する
場合、ｃ（Ｎ，）ζｃ（ｃは時間によらす一定）と見な
し式（３）を逆ｚ変換し出力ｙ（Ｎ，）を求めると、と
なる。If the drift fluctuates over a very long period compared to the time constant of the system, consider it as c(N,) ζc (c is constant depending on time) and inverse z-transform formula (3) to output y(N,) If you ask for , you will get
ここでＡ＝八と選らぶと出力ｙ（ＮＴ）をＯとすること
ができる。Here, if A=8 is selected, the output y(NT) can be set to O.
この様にドリフトの周期が長周期てあり、２つの遅延素
子の特性がそろつている場合ドリフトのキャンセルは効
果的に行なわれる。またこの時の系のふるまいはドリフ
トのない遅延素子を使用した場合の従来の積分器（第１
図）のふるまいに一致する。次に本発明の実施例のブロ
ックダイアグラムをフ第３図に示す。As described above, when the period of the drift is long and the characteristics of the two delay elements are the same, the drift can be effectively canceled. Furthermore, the behavior of the system at this time is similar to that of a conventional integrator (the first
The behavior matches the behavior shown in Figure). Next, a block diagram of an embodiment of the present invention is shown in FIG.
まず入力信号はサンプルホールド回路８に入力され時間
Ｔ毎にサンプリングされ加算器５に入力される。加算器
５ては増幅器３からの信号と前記サンプルホールド回路
８からの信号が加算される。加算器９では増幅器１０か
らの信７号と前記加算器５からの出力とが加算される。
この信号は遅延素子１に入力されＴだけ遅延され出力さ
れる。この信号は増幅器３でＫ１倍に増幅されると同時
に増幅器６でＡ倍に増幅される。増幅器６からの信号は
遅延素子２に入力されＴだけ遅身
Ｋ２延される。First, the input signal is input to the sample hold circuit 8, sampled every time T, and input to the adder 5. The adder 5 adds the signal from the amplifier 3 and the signal from the sample hold circuit 8. In the adder 9, the signal 7 from the amplifier 10 and the output from the adder 5 are added.
This signal is input to delay element 1, delayed by T, and output. This signal is amplified by K1 times in amplifier 3 and at the same time by A times in amplifier 6. The signal from amplifier 6 is input to delay element 2 and is delayed by T.
K2 will be extended.
この信号は増幅器１０でＮ倍に増幅される。サンプリン
周期Ｔはク的ンク発生回路１１によつて作られ前記サン
プルホールド回路８、遅延素子１及ひ遅延素子２を制御
する。 一Ｋ２
たた七定数ＡはＡ＝ ？の値になるよう
Ｋ１＋Ｋ２
に設定する。This signal is amplified N times by the amplifier 10. The sampling period T is generated by a clock generation circuit 11 and controls the sample hold circuit 8, delay element 1, and delay element 2. 1K2 The 7 constant A is A= ? Set K1+K2 so that the value becomes .
また、加算器９からの信号をこの系の出力として取り出
す。このように構成することによつて遅延素子が発生す
る直流成分あるいはドリフトに影響されない２次の低域
；戸波器を得ることができる。Also, the signal from the adder 9 is taken out as the output of this system. By configuring in this way, it is possible to obtain a second-order low-frequency door waver that is not affected by the DC component or drift generated by the delay element.
また、この系を並列にあるいは直列に複数個組み合わせ
ることによつてあるいは微分器等と組合わせることによ
つて種々の沖波器を構成することが可能である。本発明
は以上説明したように従来の２次の積分器の遅延素子の
発生する有害な直流成分及びドリフトの影響を効果的に
除去することができる。Further, by combining a plurality of these systems in parallel or in series, or by combining them with a differentiator or the like, it is possible to construct various Oki wave devices. As described above, the present invention can effectively eliminate the effects of harmful DC components and drifts generated by delay elements of conventional second-order integrators.
第１図は従来の積分器を示すブロック図、第２図は本発
明の基本的構成を示すブロック図、第３図は本発明の一
実施例を示すブロック図である。
１，２・・・・・・遅延素子、３，４，６，７，１０・
・・・・・増幅器、５，８，９・・・・・・加算器、１
１・・・・・・クロツク発生回路。FIG. 1 is a block diagram showing a conventional integrator, FIG. 2 is a block diagram showing the basic configuration of the present invention, and FIG. 3 is a block diagram showing an embodiment of the present invention. 1, 2...delay element, 3, 4, 6, 7, 10...
...Amplifier, 5, 8, 9... Adder, 1
1...Clock generation circuit.
Claims (1)
をＫ＿１倍する第１の増幅器と、この第１の遅延素子か
らの信号をＡ倍する第２の増幅器と、この第２の増幅器
からの信号を遅延させる第２の遅延素子と、この第２の
遅延素子からの信号を１／Ａ倍する第３の増幅器と、こ
の第３の増幅器からの信号をＫ＿２倍する第４の増幅器
と、前記第１の増幅器からの信号と前記第４の増幅器か
らの信号と入力信号とを加算してその出力を前記第１の
遅延素子に入力する加算器とを具備し、前記Ａを−Ｋ＿
２／（Ｋ＿１＋Ｋ＿２）にしたことを特徴とするドリフ
ト補償特性を有する積分器。1 a first delay element, a first amplifier that multiplies the signal from the first delay element by K_1, a second amplifier that multiplies the signal from the first delay element by A, and a second amplifier that multiplies the signal from the first delay element by A; a second delay element that delays the signal from the amplifier; a third amplifier that multiplies the signal from the second delay element by 1/A; and a fourth delay element that multiplies the signal from the third amplifier by K_2. an amplifier; an adder that adds the signal from the first amplifier, the signal from the fourth amplifier, and the input signal; and inputs the output to the first delay element; -K_
2/(K_1+K_2) An integrator having drift compensation characteristics.
Priority Applications (1)
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|---|---|---|---|
| JP695378A JPS6057104B2 (en) | 1978-01-24 | 1978-01-24 | Integrator with drift compensation characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP695378A JPS6057104B2 (en) | 1978-01-24 | 1978-01-24 | Integrator with drift compensation characteristics |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54100236A JPS54100236A (en) | 1979-08-07 |
| JPS6057104B2 true JPS6057104B2 (en) | 1985-12-13 |
Family
ID=11652581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP695378A Expired JPS6057104B2 (en) | 1978-01-24 | 1978-01-24 | Integrator with drift compensation characteristics |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057104B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628329B2 (en) * | 1983-02-21 | 1994-04-13 | キヤノン株式会社 | Harmonic remover |
| US5508647A (en) * | 1992-06-19 | 1996-04-16 | Nec Corporation | Noise shaper for preventing noise in low frequency band |
-
1978
- 1978-01-24 JP JP695378A patent/JPS6057104B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54100236A (en) | 1979-08-07 |
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