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JPS6058424B2 - Cable inspection adapter - Google Patents
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JPS6058424B2 - Cable inspection adapter - Google Patents

Cable inspection adapter

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Publication number
JPS6058424B2
JPS6058424B2 JP54148222A JP14822279A JPS6058424B2 JP S6058424 B2 JPS6058424 B2 JP S6058424B2 JP 54148222 A JP54148222 A JP 54148222A JP 14822279 A JP14822279 A JP 14822279A JP S6058424 B2 JPS6058424 B2 JP S6058424B2
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cable
potential
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  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Description

【発明の詳細な説明】 本発明はケーブル検査用アダプタに関し、とくに、複数
の信号線よりなるケーブルの断線、短絡状態を容易に検
査しうるケーブル検査用アダプタに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a cable testing adapter, and more particularly to a cable testing adapter that can easily test for disconnections and short circuits in a cable consisting of a plurality of signal lines.

電子機器においては、通常複数種の信号が、所望の機能
を達成するため必要てあり、これら信号の受授のため、
複数の信号線が必要となる。
In electronic equipment, multiple types of signals are usually required to achieve a desired function, and in order to receive and receive these signals,
Multiple signal lines are required.

そして取扱いの便宜上、これら信号線はそれぞれ絶縁層
で被覆され幾本かずつ束ねられて1本のケーブルとして
電子機器の所定部位間を電気的に接続するようになつて
いる。しカルこのようなケーブルの故障、つまりケーブ
ルを構成する各信号線の断線、又はこれら信号線を被覆
する絶縁層の破損による信号線間の短絡が生じた場合、
断線又は短絡が生じている信号線の識別には多大の労力
と時間を要し、とくに、これらケーブルが装置に実装さ
れた状態において該ケーブルに故障が生じた場合はとく
に労力を要した。
For convenience of handling, these signal lines are each covered with an insulating layer and bundled into one cable to electrically connect predetermined parts of the electronic device. If such a cable malfunction occurs, that is, a break in each signal line that makes up the cable, or a short circuit between signal lines due to damage to the insulating layer covering these signal lines,
It takes a lot of effort and time to identify a signal line that is disconnected or short-circuited, especially when a failure occurs in a cable that is mounted on a device.

本発明はかかる点に鑑みなされたものであつて、複数の
信号線から構成されるケーブルの検査を簡単に行えるケ
ーブル検査用アダプタを提供することを目的とし、複数
の信号線を備えるケーブルの断線及び短絡を検査するケ
ーブル検査用アダプタにおいて、該複数の信号線の個々
に検査電位を付与する電位発生回路と、該複数の信号線
に対応して設けられた複数の表示手段と、切断又は短絡
検査を指示する指示手段と、該指示手段の断線及び短絡
指示出力に応じ該検査電位の付与された信号線の出力の
論理条件を変換して該表示手段に付与するため、各信号
線毎に設けられた論理回路を含むことを特徴とする。
The present invention has been made in view of the above, and an object of the present invention is to provide a cable inspection adapter that can easily inspect a cable consisting of a plurality of signal lines. and a cable inspection adapter for inspecting short circuits, including a potential generation circuit that applies a test potential to each of the plurality of signal lines, a plurality of display means provided corresponding to the plurality of signal lines, and a disconnection or short circuit. In order to convert the logic condition of the output of the signal line to which the inspection potential is applied according to the instruction means for instructing the inspection and the disconnection and short circuit instruction output of the instruction means and to apply it to the display means, for each signal line. It is characterized in that it includes a logic circuit provided therein.

以下本発明の好ましい実施例について詳細に説明する。Preferred embodiments of the present invention will be described in detail below.

図面は本発明の一実施例構成図であつて、Cは・断線の
有無、信号線間の短絡の有無を検査すべきケーブルであ
つて両端にコネクタN2、Noを具える。Noは該ケー
ブルの一端に自在に着脱可能なコネクタであつて、該コ
ネクタを前記ケーブルに装着した時、ケーブルの所定の
信号線相互は該コーネクタによつて接続されるように該
コネクタ内で結線されている。前記ケーブルの信号線C
l、c2、Cs、・・・・・・cnは切替えスイッチ5
、〜5nおよび抵抗Rを介して、論理“1゛の電位を出
力する電源P1に接続される。
The drawing is a configuration diagram of an embodiment of the present invention, and C is a cable to be inspected for disconnections and short circuits between signal lines, and is provided with connectors N2 and No at both ends. No. is a connector that can be freely attached to and detached from one end of the cable, and when the connector is attached to the cable, the predetermined signal lines of the cable are connected within the connector so that they are connected to each other by the connector. has been done. Signal line C of the cable
l, c2, Cs,...cn are selector switches 5
, ~5n and a resistor R to a power supply P1 that outputs a potential of logic "1".

またこれら信号線c1〜Cnは前記スイッチS1〜Sn
および抵払只″を介して接地される。これら電源P1、
スイッチs1〜Sn、抵抗R,R″は電位発生回路を構
成する。I,ll〜In,Kl〜Knはインバータ、N
1〜Nn,Ml〜Mn,Ql〜QnはNANDゲート、
F1〜Fnはフリップフロップ回路、L1〜Lnは発光
ダイオードであつてそれぞれのアノード端子は抵抗R″
を介して論理1のレベルの電位の出力を有する電源P2
に接続される。断線(切断)又は短絡検査を指示する指
示手段として折替えスイッチSTが設けられる。SFは
フリップフロップF1〜Fnをリセットするためのスイ
ッチであつて、該スイッチSFを閉状態とし、フリップ
フロップのリセット端子をアースレベルの電位とするこ
とによりこれらフリップフロップF1〜Fnはリセット
状態となり、出力は論理0の電位レベルとなる。P3は
論理1の電位レベルの出力を有する電源であつて、抵抗
RT,RFを介してインバータI,Ml〜Mnフリップ
フロップF1〜Fnに論理1の電位を付与する。
Further, these signal lines c1 to Cn are connected to the switches S1 to Sn.
and is grounded via a power supply P1,
Switches s1 to Sn and resistors R and R'' constitute a potential generation circuit. I, ll to In, Kl to Kn are inverters, and N
1~Nn, Ml~Mn, Ql~Qn are NAND gates,
F1 to Fn are flip-flop circuits, L1 to Ln are light emitting diodes, and each anode terminal is a resistor R''
A power supply P2 having an output of a logic one level potential via
connected to. A changeover switch ST is provided as an instruction means for instructing a disconnection (disconnection) or short circuit inspection. SF is a switch for resetting the flip-flops F1 to Fn, and by closing the switch SF and setting the reset terminal of the flip-flop to a ground level potential, these flip-flops F1 to Fn are placed in a reset state. The output will be at a logic 0 potential level. P3 is a power supply having an output at a logic 1 potential level, and applies a logic 1 potential to the inverters I, Ml to Mn flip-flops F1 to Fn via resistors RT and RF.

次にこの装置の動作を説明する。まずケーブル内の信号
線の断線チェックを行う場合、コネクタN。
Next, the operation of this device will be explained. First, when checking for disconnection of the signal line in the cable, check connector N.

をケーブルCの一端に装着する。このコネクタによつて
信号線c1〜Cnは全て相互に接続されるよう該コネク
タ内において内部結線が施されているものとする。スイ
ッチSTを図に示すように開状態とし、さ.らにケーブ
ル内の信号線に対する論理レベル付与用スイッチは、ス
イッチS1以外の全てのスイッチS2〜Snを電源P1
側に設定し、スイッチS1のみをアース側に設定し、信
号線C1のみを抵抗R″を介して接地する。
Attach it to one end of cable C. It is assumed that internal wiring is provided within the connector so that all the signal lines c1 to Cn are connected to each other by this connector. Switch ST is opened as shown in the figure. Furthermore, the switches for providing logic levels to the signal lines in the cable connect all switches S2 to Sn other than switch S1 to power supply P1.
Only the switch S1 is set to the ground side, and only the signal line C1 is grounded via the resistor R''.

信号線C2〜Cnは抵抗Rを介して.電源P1の出力端
子に接続される。かかる状態において、断線状態にある
信号線に対応して設けられた発光ダイオードのみが発光
し断線を起こしていない信号線に対応して設けられた発
光ダイオードは発光しないことを次に説明す−る。
The signal lines C2 to Cn are connected through resistors R. Connected to the output terminal of power supply P1. In such a state, only the light emitting diodes provided corresponding to the disconnected signal line emit light, and the light emitting diodes provided corresponding to the unbroken signal line do not emit light, as will be explained below. .

仮に信号線C2のみが断線を起こしており、他の信号線
には断線状態が発生していないものとする。
Assume that only the signal line C2 is disconnected, and no other signal lines are disconnected.

この時信号線C2に電源P1から付与される5Vの電位
は該信号線C2が断線状態にあるため、0■に保持され
ている信号線C1に電気的に接続されず、この信号線の
電位は5Vに保持される。
At this time, the potential of 5V applied to the signal line C2 from the power supply P1 is not electrically connected to the signal line C1, which is held at 0, because the signal line C2 is disconnected, and the potential of this signal line is is held at 5V.

ところで切替えスイッチS,は開状態にあるため、イン
バータIの入力は論理1であり、その出力は論理0とな
る。従つてNANDゲートN2のインバータIに接続さ
れる入力端子に論理0のレベルが印加されるた・め、該
NANDゲートN2の出力は論理1である。
By the way, since the changeover switch S is in the open state, the input of the inverter I is a logic 1, and its output is a logic 0. Therefore, since a logic 0 level is applied to the input terminal of the NAND gate N2 connected to the inverter I, the output of the NAND gate N2 is a logic 1.

他方、インバータK2には信号線C2の論理1のレベル
の信号が加えられるため、該インバータK2の出力は論
理“0゛であつて、このインバータK2の出力端子に接
続されているNANDゲート鳩の一方の入力端子に論理
0の信号が加えられるため該NANDゲート鳩の出力は
論理1となり、結局NANDゲートQ2の2つの入力端
子にはともに論理1の信号が加えられることになり、該
NANDゲートQ2の出力は論理0となる。フリップフ
ロップF2に論理0のレベルの信号が加えられると、該
フリップフロップの出力は論理1となり、インバータ1
2で反転される発光ダイオード!のカソード側が論理0
レベルとなるため該発光ダイオードが発光し、信号線C
2に断線が生じていることを明示する。次に断線が生じ
ていない信号線に対応して設けられた発光ダイオードは
発光しないことを説明する。
On the other hand, since the logic 1 level signal of the signal line C2 is applied to the inverter K2, the output of the inverter K2 is logic "0", and the output of the NAND gate connected to the output terminal of the inverter K2 is Since a logic 0 signal is applied to one input terminal, the output of the NAND gate becomes logic 1, and in the end, a logic 1 signal is applied to both input terminals of the NAND gate Q2. The output of Q2 becomes a logic 0. When a signal with a logic 0 level is applied to the flip-flop F2, the output of the flip-flop becomes a logic 1, and the inverter 1
A light emitting diode that is inverted in 2! The cathode side of is logic 0
level, the light emitting diode emits light, and the signal line C
2 clearly indicates that a disconnection has occurred. Next, it will be explained that the light emitting diodes provided corresponding to the signal lines with no disconnection do not emit light.

例えば信号線C3には断線が生じていないので、該信号
線C3に電源P1より付与される5Vの電位は、コネク
タN。
For example, since there is no disconnection in the signal line C3, the potential of 5V applied to the signal line C3 from the power supply P1 is applied to the connector N.

を介して0Vの電位にある信号線C1に接続されている
ため、信号線C1の電位は0Vとなる。従つて信号線C
3に接続されているインバータK3の入力は論理0レベ
ルであり、該インバータK3の出力は論理1となり、N
,ANDゲートM3の一方の入力端子に加えられる。他
方、該NANDゲートM3の他方の入力端子に加わる信
号レベルはスイッチSTが開状態にあるため、論理1と
なるため、結局NANDゲートM3の2つの入力端子に
はともに論理1の信号が加わり、該NANDゲートM3
の出力は論理0となり、この信号がN,ANDゲートO
の一方の入力端子に加えられる結果、該N.ANDゲー
トQ3の出力は論理1となり、該NANDゲートQ3に
接続されたフリップフロップF3に入力される。このた
め該フリップフロップF3の出力は論理0レベルとなり
、この出力レベルはインバータ13で反転されて、論理
1のレベルとなり発光ダイオードL3のカソード側に加
えられるが、該発光ダイオードL3のアノード側、カソ
ード側にともに論理1の高電位が印加されているため、
該発光ダイオードL3は発光せず、これにより、該発光
ダイオードL3に対応する信号線C3には断線が生じて
いないことを知る。コネクタN。により信号線C1と接
続状態にある他の任意の信号線の断線の有無も当該信号
線に対応して設けられた発光ダイオードが発光するか否
かにより容易に知ることができる。このようにして、ケ
ーブルの信号線の断線の有無は発光ダイオードが発光す
るか否かによつて知ることができる。
Since the signal line C1 is connected to the signal line C1 which is at a potential of 0V through the terminal, the potential of the signal line C1 becomes 0V. Therefore, signal line C
The input of the inverter K3 connected to the N.
, is applied to one input terminal of AND gate M3. On the other hand, since the switch ST is in the open state, the signal level applied to the other input terminal of the NAND gate M3 becomes logic 1, so a logic 1 signal is applied to both input terminals of the NAND gate M3. The NAND gate M3
The output of is logic 0, and this signal is the output of N,AND gate O
is applied to one input terminal of the N. The output of the AND gate Q3 becomes logic 1 and is input to the flip-flop F3 connected to the NAND gate Q3. Therefore, the output of the flip-flop F3 becomes a logic 0 level, and this output level is inverted by the inverter 13 to become a logic 1 level, which is applied to the cathode side of the light emitting diode L3; Since a high potential of logic 1 is applied to both sides,
The light emitting diode L3 does not emit light, which indicates that there is no disconnection in the signal line C3 corresponding to the light emitting diode L3. Connector N. Therefore, it is possible to easily know whether any other signal line connected to the signal line C1 is disconnected or not by checking whether a light emitting diode provided corresponding to the signal line emits light. In this way, whether or not the signal line of the cable is disconnected can be determined by whether or not the light emitting diode emits light.

次にケーブル内における信号線が相互に短絡しているか
否かの試験は次のようにして行う。
Next, a test to determine whether the signal lines in the cable are short-circuited to each other is performed as follows.

まずケーブルからコネクタN。を離脱せしめ、ケーブル
の一端を開放状態とし、また、スイッチSTを閉状態と
してインバータIの入力端子側をアースレベルに設定す
る。そして短絡状態にあるか否かを検査する2本の信号
線の中の一方をスイッチs1〜Sn抵抗R″を介して、
接地し、他方には、スイッチs1〜Snl抵抗Rを介し
て電源P1の出力端子に接続する。
First, from the cable to connector N. is disconnected, one end of the cable is opened, and the switch ST is closed to set the input terminal side of the inverter I to the ground level. Then, one of the two signal lines for testing whether or not there is a short circuit is connected to the switch s1 through the Sn resistor R''.
It is grounded, and the other side is connected to the output terminal of the power source P1 via the switches s1 to Snl and the resistor R.

例えば信号線C1とC2との間の短絡状態の有無を検査
する場合は、信号線C1をスイッチS1抵抗R″を介し
て接地し、他方の信号線C2はスイッチS2と抵抗Rを
介して電源P1の出力端子に接続する。この時、2つの
信号線C1とC2とが短絡しているならば、信号線C2
は論理0の電位レベルとなり、インバータK2の入力端
子、NANDゲートN2の一方の入力端子に加わる信号
は論理0のレベルであるため、該インバータK2、NA
NDゲートN2の出力はともに論理1となりこれらの出
力は各々NANDゲートM2,Q2の一方の入力端子に
加えられる。NANDゲートM2の他方の入力端子はス
イッチSTを介して接地されているため、該他方の入力
端子の電位は論理0のレベルであり、このためNAND
ゲートM2の出力は論理1の電位レベルであり、この出
力は、NANDゲートQ2の入力端子に加えられる。つ
まりNANDゲートQ2の2つの入力端子にはともに論
理1の電位レベルが加わえられ、この結果該NANDゲ
ートQ2の出力は論理0の電位レベルとなり、この出力
はフリップフロップF2に入力される。前述のように、
フリップフロップに論理0の電位レベルが加わると、フ
リップフロップの出力は論理1の電位レベルとなり、こ
の出力レベルはインバータ12により反転されて、発光
ダイオードL2のカソード側に論理0の電位レベルとし
て印加される結果、該発光ダイオードLは発光し、該発
光ダイオードL2に対応して設けられた信号線C2は信
号線C1と短絡状態にあることが判明する。しかし、信
号線C1とC2が短絡していない場合、該信号線C2に
対応して設けられた発光ダイオード!は発光しないこと
を次に説明する。
For example, when inspecting the presence or absence of a short circuit between signal lines C1 and C2, the signal line C1 is grounded through the switch S1 resistor R'', and the other signal line C2 is connected to the power source through the switch S2 and the resistor R''. Connect to the output terminal of P1.At this time, if the two signal lines C1 and C2 are short-circuited, the signal line C2
has a potential level of logic 0, and the signal applied to the input terminal of inverter K2 and one input terminal of NAND gate N2 is at logic 0 level.
The outputs of ND gate N2 are both logic 1, and these outputs are each applied to one input terminal of NAND gates M2 and Q2. Since the other input terminal of the NAND gate M2 is grounded via the switch ST, the potential of the other input terminal is at the logic 0 level, and therefore the NAND
The output of gate M2 is at a logic 1 potential level, and this output is applied to the input terminal of NAND gate Q2. That is, a logic 1 potential level is applied to both input terminals of the NAND gate Q2, and as a result, the output of the NAND gate Q2 becomes a logic 0 potential level, and this output is input to the flip-flop F2. As aforementioned,
When a logic 0 potential level is applied to the flip-flop, the output of the flip-flop becomes a logic 1 potential level, and this output level is inverted by the inverter 12 and applied as a logic 0 potential level to the cathode side of the light emitting diode L2. As a result, it is found that the light emitting diode L emits light and the signal line C2 provided corresponding to the light emitting diode L2 is short-circuited with the signal line C1. However, if the signal lines C1 and C2 are not short-circuited, the light emitting diode provided corresponding to the signal line C2! The reason why the light does not emit light will be explained next.

信号線C2が信号線C1と短絡していない場合、該信号
線C2はスイッチS2、抵抗Rを介して電源P1の出力
端子に接続されているため、該信号線C2の電位は論理
1のレベルにあり、この電位はインバータK2、および
NANDゲートN2の一方の入力端子に入力される。そ
してNANDゲートN2の他方の入力端子には、インバ
ータ1の出力である論理1の電位レベルが加わえる。
If the signal line C2 is not short-circuited with the signal line C1, the signal line C2 is connected to the output terminal of the power supply P1 via the switch S2 and the resistor R, so the potential of the signal line C2 is at the logic 1 level. This potential is input to inverter K2 and one input terminal of NAND gate N2. The potential level of logic 1, which is the output of inverter 1, is applied to the other input terminal of NAND gate N2.

従つてインバータK2、NANDゲートN2の出力はと
もに論理0の電位レベルとなる。このNANDゲートN
2の論理0の電位レベルはNANDゲートQ2に入力さ
れる結果、該NANDゲートQ2の出力は論理1の電位
レベルとなり、フリップフロップ下2に入力される。こ
の場合、該フリップフロップF2の出力は、″論理0の
電位レベルであり、インバータ12により反転されて、
発光ダイオード!のカソード側に論理1の電位レベルが
加えられるが、該発光ダイオードbのアノード側にも論
理1の電位、が加えられているため、該発光ダイオード
は発光せ門ず、該発光タニイオードL2に対応して設け
られた信号線C2は信号線C1と短絡していないことが
知れる。
Therefore, the outputs of inverter K2 and NAND gate N2 both have a logic 0 potential level. This NAND gate N
The logic 0 potential level of 2 is input to the NAND gate Q2, and as a result, the output of the NAND gate Q2 becomes a logic 1 potential level, which is input to the lower flip-flop 2. In this case, the output of the flip-flop F2 is at a logic 0 potential level and is inverted by the inverter 12.
Light emitting diode! A logic 1 potential level is applied to the cathode side of the light emitting diode B, but since a logic 1 potential level is also applied to the anode side of the light emitting diode b, the light emitting diode does not emit light and corresponds to the light emitting diode L2. It can be seen that the signal line C2 provided as above is not short-circuited with the signal line C1.

このようにして、ケーブルの信号線相互の短絡状態の有
無は、発光ダイオードが発光するか否か)によつて判別
することができる。
In this way, whether or not there is a short circuit between the signal lines of the cable can be determined based on whether the light emitting diode emits light or not.

なお前述の実施例では、ケーブルの信号線の断線の有無
を検査するのに、コネクタN。
In the above-described embodiment, the connector N is used to check whether or not the signal line of the cable is disconnected.

によつてケーブルの信号線を全て互いに接続せしめたが
、検査すべき信号線のみを選択的に接続するようにコネ
クタ内の配線を行つてもよいことは勿論である。以上の
説明から明らかなように本発明に係るケーブル検査用ア
ダプタは複数の信号線からなるケーブルのそれぞれの信
号線の断線の有無や信号線間の短絡の有無をきわめて容
易に検査できる利点がある。
Although all the signal lines of the cable are connected to each other by the above method, it is of course possible to wire the connector so as to selectively connect only the signal lines to be inspected. As is clear from the above description, the cable inspection adapter according to the present invention has the advantage of being able to very easily inspect the presence or absence of breaks in each signal line of a cable consisting of a plurality of signal lines and the presence or absence of short circuits between signal lines. .

【図面の簡単な説明】[Brief explanation of drawings]

図面は本発明の一実施例を説明するための回路構成図で
ある。 NO−N3:コネクタ、C:ケーブル、c1〜Cn:信
号線、I,Kl〜Kn,ll〜In:インバータ、M1
〜Mn,Ql〜Qn:NANDゲート、L1〜Ln:発
光ダイオード、P1〜P3:電源。
The drawing is a circuit configuration diagram for explaining one embodiment of the present invention. NO-N3: Connector, C: Cable, c1~Cn: Signal line, I, Kl~Kn, ll~In: Inverter, M1
~Mn, Ql~Qn: NAND gate, L1~Ln: light emitting diode, P1~P3: power supply.

Claims (1)

【特許請求の範囲】[Claims] 1 複数の信号線を備えるケーブルの断線及び短絡を検
査するケーブル検査アダプタにおいて、該複数の信号線
の個々に検査電位を付与する電位発生回路と、該複数の
信号線に対応して設けられた複数の表示手段と、切断又
は短絡検査を指示する指示手段と、該指示手段の切断及
び短絡指示出力に応じ該検査電位の付与され信号線の出
力の論理条件を変換して該表示手段に付与するため、各
信号毎に設けられた論理回路を含むことを特徴とするケ
ーブル検査用アダプタ。
1. In a cable inspection adapter for inspecting disconnections and short circuits in a cable including a plurality of signal lines, a potential generation circuit that applies a test potential to each of the plurality of signal lines, and a potential generating circuit provided corresponding to the plurality of signal lines. a plurality of display means, an instruction means for instructing disconnection or short-circuit inspection, and a logic condition of the output of the signal line to which the test potential is applied according to the output of the instruction means for disconnection or short-circuit, and the logic condition of the output of the signal line is converted and applied to the display means; A cable inspection adapter characterized in that it includes a logic circuit provided for each signal.
JP54148222A 1979-11-15 1979-11-15 Cable inspection adapter Expired JPS6058424B2 (en)

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