JPS605958B2

JPS605958B2 - 電子楽器

Info

Publication number: JPS605958B2
Application number: JP52150895A
Authority: JP
Inventors: 哲夫西元
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1977-12-15
Filing date: 1977-12-15
Publication date: 1985-02-14
Also published as: DE2853756A1; GB2010563B; GB2010563A; US4402242A; JPS5483419A

Description

【発明の詳細な説明】この発明は、ディジタル技術を利用した電子楽器に関し
、特に簡単な構成で多数の楽音を同時に発音し得るよう
にした電子楽器に関する。

従来の電子楽器には、各鍵の音高に対応した周波数の信
号（音源信号）を発生する音源回路が各鍵に対して設け
られている。

そしてある鍵が押下されるとその鍵に対応した音源信号
が出力される。このとき同時に押下されている他の鍵が
あれば、この鍵に対応した音源信号も同時に出力される
。そして出力された各音源信号は、ミキシングされたの
ち音色回路に送られ、この音色回路により所定の音色が
付与される。この結果、楽音信号が得られ、押下されて
いる鍵に対応する楽音が発生されるようになされている
。しかし、このような従釆の電子楽器は、多数の楽音を
同時に発音し得るものであるが、鍵の数と同数の音源信
号を発生する音源回路を設けねばならず、鍵数が増える
とこれに比例して音源回路数も増える欠点がある。

この場合、上記音源回路はアナログ発振器および分周器
により構成されているため集積回路化（ＩＣ化）しにく
いもので電子楽器の規模が大きくなってしまうものであ
る。また、電子楽器においては、１つの鍵を押下するこ
とによりこの鍵に対応した所定の関係（例えばオクター
ブ関係）にある複数の音源信号を同時に開閉するように
してカプラ効果を得るようにしたカプラ装置が付加され
ている。しかし、このカプラ装置は１つの鍵に対し複数
の鍵スイッチあるいは開閉回路を設けなければならず、
構成が複雑であり、またこのカプラ装置で同時に開閉制
御し得る音源信号の数を多くできない欠点がある。一方
、近年ディジタル技術を利用した電子楽器が開発されて
いるが、この種の電子楽器の場合、同時に発音し得る楽
音の数（同時発音数）には制限がある。このため同時発
音数を増大させると回路構成が複雑となる。またこの種
の電子楽器において上述したようなカプラ効果を得るた
めには、さらに同時発音数を増大させる必要があり電子
楽器の規模が大きくなってしまう欠点がある。この出願
は、上述した従来の電子楽器の欠点を解消するためにな
されたもので、簡単な構成でしかも同時に多数の楽音を
発生しうるようにした電子楽器を提供することを目的と
する。このためこの出願の第１の発明は、各鍵に対応す
る楽音（音源）信号を時分割化して発生させた波形信号
と、各鍵の押鍵状態を示す時分割多重信号とを乗じて得
られる信号を利用して楽音を発生しうるようにし、これ
により上記目的を達成しうるようにしたものである。ま
たこの出願の他の発明は、各鍵に対応する楽音（音源）
信号を時分割化して発生させた波形信号と、各鍵の押鍵
状態を示す時分割多重信号を直列接続されている複数の
遅延回路に入力し、各遅延回路の出力端から得られる遅
延された時分割多重信号に所定の処理を施したのちこれ
ら信号を加算して得られる信号とを乗じ、この結果得ら
れる信号を利用して楽音を発生しうるようにし、したが
って現在押下されている鍵に対応する波形信号と、この
鍵と所定の関係にある波形信号とが同時に発生しうるよ
うして上記目的を達成しうるようにしたものである。

以下、図面を参照してこの発明の具体例を説明する。第
１図ないし第４図はこの出願の第１の発明を適用した電
子楽器の一実施例を示す説明図である。この発明の電子
楽器は大別して、鍵盤（図示略）上の各鍵に対して設け
られ、且つマトリックス状に配列されている多数の鍵ス
イッチを有する鍵スイッチ回路１と、この鍵スイッチ回
路１の各鍵スイッチを順次走査して各鍵スイッチの開閉
状態、すなわち、押鍵状態を表わす時分割多重信号ＴＤ
Ｍを出力する鍵スイッチ走査回路２と、この鍵スイッチ
走査回路２および後述する時分割波形発生回路４等の動
作を制御するタイミング信号を発生するタイミング信号
発生回路３と、上記鍵スイッチ回路１の走査に同期して
各鍵の音高に対応する周期の波形信号（音源信号または
楽音信号Ｓ）を時分割的に発生する時分割波形発生回路
４と、この時分割波形発生回路４の出力信号Ｓと上記時
分割多重信号ＴＤＭとを乗算する乗算器５と、この乗算
器５の出力信号が入力され、鍵スイッチ回路１の１回の
走査開始時から走査終了時までの一走査期間内の上記出
力信号を累計加算するアキュームレータ６と、各走査期
間の終りにアキュームレータ６の内容が入力されてラッ
チするラッチ回路７、このラッチ回路７の出力信号（デ
ィジタル信号）をアナログ信号に変換するＤＡ変換器８
と、このＤＡ変換器８の出力信号を増幅する増幅器９と
、増幅器９の出力信号を楽音として発音させるスピーカ
１０とから構成されている。上託した各構成部１〜１０
を第２図、第３図を参照して更に説明する。周知のよう
に１オクタ−ブは１２の音名Ｃ，Ｃ＃，Ｄ，……，Ｂか
ら成るが、この実施例では、第１オクターブの１２個の
鍵（これら鍵をＣ，，Ｃ＃，，Ｄ，，……Ｂ，と表記す
る）、第２オクターブの１２個の鍵Ｃ２，Ｃ＃２，Ｄ２
，・・・・・・，Ｂ２、以下同様な表記にしたがう第３
〜第５オクターブの各１２個の鍵、および第６オクター
ブの１個の鍵に６の合計６１個の鍵が鍵盤（図示略）上
に設けられているのものとする。これら６１個の鍵に対
応する６１個の鍵スイッチは、図示するように鍵スイッ
チ回路１内にマトリックス状に配列されている。すなわ
ち、鍵スイッチ回路１の列ライン１，〜１６はそれぞれ
第１〜第６オクターフに対応し、また行ラインＬ，〜Ｌ
山は各オクターフの音名Ｃ，Ｃ＃，・・・・・・，Ｂに
対応している。たとえば列ライン１，と行ライン−との
交差点上には、第１オクターブの鍵Ｅ，の鍵スイッチが
配段されている。なお、図中の列ライン１，〜１６と行
ラインＬ〜Ｌ，２の各交差点上に付した丸印は、上述し
た鍵スイッチが対応する列ラインと行ライン間に順方向
ダイオードと直列接続されていることを示す。ここでタ
イミング信号発生回路３の構成を説明する。

この回路３は、所定周期で常時出力されるクロックパル
スＪ‘こより駆動される４ビット構成の１２進カゥンタ
１５（このカウンタ１５の内容「００００」〜「１１０
１」、ＩＱ隼数表示「０」〜「１１」；以下ではＩＧ隼
数表示で表わす各音名Ｃ〜Ｂにそれぞれ対応している）
と、この１２進カリン夕１５の最上位ビット（第４ビッ
ト）のビット出力信号Ｎ４により駆動される３ビット構
成の６進カウンタ１６（このカウンタ１６の内容「００
０」〜「１０１」、ＩＧ隼数表示「０」〜「５」；以下
では１０進数表示で表わすにはそれぞれ第１〜第６オク
ターブに対応している）と、更に１２進カウンタ１５の
第１、２、４ビット出力信号Ｎ，，Ｎ２，Ｎ４および６
進カウンタ１６の第１、３ビット出力信号Ｂ，馬を直接
入力されるとともに、１２進カウンター５の第３ビット
出力信号Ｎ３および６進カウンタ１６の第２ビット出力
信号Ｂ２をそれぞれ対応するィンバータ６０，６１を介
して入力されるアンドゲート１７とにより構成されてい
る。

このアンドゲート１７の出力信号は信号ＳＹＣと称され
、この信号ＳＹＣにより後述する１走査期間が規定され
る。１２進カウンタ１５の第１〜第４ビット出力信号Ｎ
，〜Ｎ４は鍵スイッチ走査回路２内のデコーダー２に入
力されている。

すなわち、カウンター５の内容を表わす信号Ｎ，〜Ｎ４
はデコーダー２によりデコードされ、デコーダ１２にＩ
Ｚ本設けられている出力端子Ｃ，〜Ｃ，２のうち何れか
に“１”信号として出力される。たとえば１２進カウン
タ１５の内容が音名Ｇに対応する内容７（１防隻数表示
）の場合、デコーダ１２の出力端子０３のみから“１”
信号が出力される。６進カウンタ１６の第１〜第３ビッ
ト出力信号Ｂ〜Ｂ３は、鍵スイッチ走査回路２内の他の
デコーダ１１に入力されている。

すなわち、カウンタ１６の内容を表わす信号Ｂ〜耳は、
デコーダー１によりデコードされ、その出力信号は鍵ス
イッチ回路１の列ライン１，〜１６のうち、何れか１本
の列ラインに“１”信号として出力される。たとえば、
カウンタ１６の内容が第３オクターブを表わす内容２（
１Ｇ隻教養香るで署ぞ二軍ミ争うシンミヲ．ののを建と
三信号＃３，……，＆がこの間走査されるように構成さ
れている。鍵スイッチ回路１の行ラインＬ〜Ｌ２の出力
信号は鍵スイッチ走査回路２内の対応するアンドゲート
１３・〜１３，２の各第１入力端子にそれぞれ入力され
ている。アンドゲート１３，〜１３８の各第２入力端に
は、上記デコーダ１２の出力端ぬ，〜０，２の出力信号
がそれぞれ入力されている。また各アンドゲート１３，
〜１３・２の出力信号はオアゲート１４を介して時分割
多重信号ＴＤＭとして前述した乗算器５に入力されてい
る。タイミング信号発生回路３、鍵スイッチ走査回路２
を上記のように構成したので、両カウン夕１５，１６に
より７２進カウンタが形成され、この７２進カウンタの
出力信号Ｎ，〜Ｎ４，Ｂ，〜Ｂ３（内容０〜７１を表わ
す）により、６１個の鍵スイッチから成る鍵スイッチ回
路１の走査期間（第３図）が規定される。

即ち、第３図には、７２ビットタイムからなる１走査期
間内の上記７２進カウンタの内容（各ビットタイム）０
〜７１と、走査される鍵の種類との対応関係を示す。こ
の発明で使用される鍵の数は６１であるから、７２進カ
ウンタの内容が６１〜７１の期間は実際には鍵スイッチ
走査が実行されない。１２進カウンタ１５のビット出力
信号Ｎ，〜Ｎ４が入力されるデコーダ１２は、上述した
ように１２進カゥンタ１５の内容が０〜１１のときその
出力端子０，〜○，２に順次“１”信号を出力する。

このため１２進カウンタ１５の内容が、たとえば０のと
きには対応するアンドゲート１３，が開かれており、こ
のとき何れかのオクターブの音名Ｃに相当する鍵Ｃ．，
Ｃ２，・…・・Ｃ６が押鍵されていれば、アンドゲート
１３，から押鍵信号が出力され「この信号は更にオアゲ
ート１４を介して時分割多重信号ＴＤＭとして出力され
る。このようにして１走査期間が開始されると、６１個
設けられた鍵Ｃ，，Ｃ＃，，……，珍，Ｃ６の押鍵状態
が、１２進カウンタ１５、６進カウンタ１６から成る７
２進カワンタの内容が０〜７１に順次変化するとき、第
１オクターブの鍵から順次走査される。またアンドゲー
ト１７からは１走査期間の終了時、すなわち、７２進カ
ウンタの内容が７１のときにのみ信号ＳＹＣが出力され
る。この信号ＳＹＣは後述するアキュームレータ６、ラ
ツチ回路７に入力される。またタイミング信号発生回路
３内の１２進カウンタ１５の第１〜第４ビット出力信号
Ｎ，〜Ｎ４および６進カワンタ１６の第１〜第３ビット
出力信号Ｂ，〜＆はともに、時分割波形発生回路４内の
周波数ナンバメモリ１８にアドレス指定信号として入力
されている。

これにより鍵スイッチ回路１の各鍵スイッチの走査に同
期して周波数ナンバメモリ１８がアドレスされ、この周
波数ナンバメモリ１８からはそのとき走査されている鍵
の音高に対応した周波数に比例した数値（以下、周波数
ナンバと呼ぶ）Ｒが出力され、この周波数ナンバＲ（１
７ビットで表わされるデータ）は加算器１９の第１入力
端Ａに入力される。

この加算器１９の第２入力端Ｂには、後述するシフトレ
ジスタ２０の出力データ（２０ビット）が入力されてお
り、したがって加算器１９は周波数ナンバＲとシフトレ
ジスタ２０の出力とを加算し、その加算値はシフトレジ
スタ２０‘こ２０ビットの並列データとして入力される
。シフトレジスタ２０は７２ステージ、１ステージ＝２
０ビットの容量をもちクロックパルス◇により駆動され
て、加算器１９から出力された加算値を順次シフトする
。シフトレジスタ２０の出力データ（第７２ステージ出
力）のうち上位８ビットのデー外まサインテーブル２１
にアドレス信号として入力される。この８ビットのデー
タはそのとき走査されている鍵の音高に対応した内容を
もち、このデータにしたがってサインテーブル２１から
正弦振幅値を表わす１２ビットのデータが出力され、乗
算器５に入力される。乗算器５には同時に、そのとき走
査されている鍵のデータ（すなわち、押鍵されていれば
“１”信号、押鍵されていなければ“０”信号により表
わされる上記時分割多重信号ＴＤＭ）が入力されている
。

これにより、走査された鍵の音高に対応する周期をもつ
波形（正弦波信号）がサインテーブルから一走査期間内
にて順次時分割的に発生され、このサインテーブル２１
の出力データと時分割多重信号ＴＤＭとが乗算器５によ
り乗算される。この乗算値（１２ビットのデータ）はァ
キュームレータ６内の加算器２３の第１入力端Ａに入力
される。加算器２３の第２入力端Ｂには１ステージ１５
ビットのレジスタ２４の出力データがゲート回路２２を
介して入力されている。加算器２３は両入力データを加
算し、その加算値は１５ビットの並列データとして上記
しジスタ２４に入力される。このレジスタ２４は前述し
たクロツクパルス仇こより駆動され、読込んだデー夕を
１５ビット並列データとして上記ゲート回路２２とラツ
チ回路７に出力する。ゲート回路２２は、１走査期間の
終了時、すなわち信号ＳＹＣの出力時以外は常時開かれ
るように信号ＳＹＣをィンバータ２５により反転した信
号ＳＹＣが制御信号として入力されている。またラツチ
回路７は信号ＳＹＣをデータ論込み信号として加えられ
ている。したがって、アキュームレータ６内の加算器２
３は、１走査期間の開始時（前記７２進カウンタの内容
が０のとき）から乗算器５から出力される乗算値を累計
加算いまじめ、７２進カウンタの内容が７０になると加
算器２３は最後の加算を行う。そして７２進カウンタの
内容が７１になると信号ＳＹＣが出力されるからラッチ
回路７に加算器２３の最後の累算値（この累算値はシフ
トレジスタ２４に記憶されている）をラツチする。ラッ
チされたデータは第１図につき説明したように、更にＤ
Ａ変換器８、増幅器９、スピーカ１０１こ送られるよう
になされている。上記のように構成された電子楽器の動
作を次に、第４図に示す動作波形図を参照して説明する
。

いま、ある１走査期間内にて、鍵Ｃ２，Ｆ４，んが同時
に押鍵されているものとする。タイミング信号発生回路
３の１２進カウンタ１５、６進カゥンタ１６の動作によ
り、これら両カウンタ１５，１６により構成される７２
進カウンタの内容が０のときから１走査期間の動作が開
始される。７２進カウンタの内容が０〜１１（すなわち
、６進カウンタ１６の内容が０）の間は、鍵スイッチ走
査回路２のデコーダ１１の出力信号“１”は鍵スイッチ
回路１の列ライン１，にのみ出力され、第１オクターブ
の各鍵Ｃ，〜Ｂの鍵スイッチが走査される。

この間、デコーダ１２は１２進カウンタ１５の内容が０
から１１に順次変化するにしたがって、出力端子○，か
ら０８に順次“１”信号を出力してゆき、対応するアン
ドゲート１３，〜１３８を順次開かせる。この例では第
１オクターブの各鍵Ｃ，〜Ｂ，は何れも押鍵されていな
いから、時分割多重信号ＴＤＭはこの期間出力されず“
０”のままである。上記動作に並行して７２進カゥンタ
の出力信号Ｎ，〜Ｎ４，Ｂ〜＆により時分割波形発生回
路４の周波数ナンバメモリ１８は各鍵Ｃ，〜Ｂ，に対応
するアドレスが順次指定され、この結果、鍵Ｃ，〜Ｂ，
の音高に対応する周波数ナンバＲが順次出力され、加算
器１９に入力される。加算器１９はシフトレジスタ２０
の出力データと周波数ナンバＲとを加算しその加算値を
シフトレジスタ２０に出力する動作を繰返す。またシフ
トレジスタ２０の出力データのうち上位８ビットのデー
タがサインテーブル２１に入力されるから、サインテー
ブル２１からはこの期間、Ｃ，〜Ｂ，に対応する正弦振
幅値が順次時分割的に出力され、乗算器５に入力される
。しかしながら、各鍵Ｃ，〜Ｂの時分割多重信号ＴＤＭ
はこの期間いずれも“０”であるからこの期間の乗算値
は常に０である。またアキュームレータ６内のゲート回
路２２は信号ＳＹＣが“１”のため開かれているが、こ
の１走査期間の開始時から鍵Ｂ，の走査時まで乗算器５
の乗算値が何れも０であるため加算器２３の加算結果を
記憶するシフトレジスタ２４の内容は０のままである。
次に、１２進カウンタ１５の内容が１１から０に戻り、
同時に６進カウンタ１６の内容が１となると（すなわち
、７２進カウンタの内容が１２になると）、鍵スイッチ
回路１の列ライン１２へ信号“１”が出力され、第２オ
クターブの鍵Ｃ２が走査される。

この場合、鍵Ｃ２は押鍵されているから、このときアン
ドゲート１３，の出力が“１”となり（デコーダ１２の
出力端子Ｃ，に信号“１”が出力されている）、したが
って信号ＴＤＭが“１”となり、乗算器５に入力される
。乗算器５にはこのとき鍵Ｃ，に対応する正弦振幅値が
入力されているから、乗算器５はこの正弦振幅値に“１
”を乗じ、すなわち、上記正弦振幅値に等しい乗算値が
加算器２３に入力される。加算器２３はしジスタ２４も
こ記憶されているそれまでの累算値０と上記鍵Ｃ２に対
する正弦振幅値とを加算し、その加算値、すなわち上記
正弦振幅値がレジスタ２４に入力される。６進カゥンタ
１６の内容が１の期間中（すなわち、列ライン１２への
入力信号が“１”の期間中）、第２オクターブの残りの
鍵Ｃ＃２〜Ｂ２の鍵スイッチが同様に順次走査されるが
、これらの各鍵は押鍵されていないから、信号ＴＤＭが
この期間“０”のまま変化しない。

したがってサインテーブル２１からは鍵Ｃ＃２〜Ｂに対
応する正弦振幅値が出力され乗算器５に入力されるが、
その乗算値は０であるから、これらの鍵Ｃ＃２〜＆の走
査中、加算器２３は鍵Ｃ２に対応する正弦振幅値に０を
加算する動作を繰返す。したがって鍵Ｂ２の走査終了時
におけるレジスタ２４の内容は鍵Ｃ２に対応する正弦振
幅値となっている。１２進カウンタ１５の内容が再度０
に戻り、６進カウンタ１６の内容が２となり鍵スイッチ
１の列ライン１３の入力信号が“１”となると、第．３
オクターブの鍵に３の走査に入り、以後１２進カウンタ
１５が１１になるまで第３オクターブの残りの鍵Ｃ＃３
〜＆が順次走査される。

これらの鍵Ｃ３〜Ｂ３は何れも押鍵されていないから、
第１オクターブの各鍵の走査時と同様な動作が各部にて
実行される。第３オクターブの各鍵の走査終了時のレジ
スタ２４の内容は変化せず、鍵Ｃ２に対応する正弦振幅
値となっている。同様にして６進カウンタ１６の内容が
３となると、鍵スイッチ回路１の列ライン１４の入力信
号が“１”となり、第４オクターブの各鍵Ｃ４〜Ｂ４が
走査される。

鍵Ｆ４が押鍵されているから、鍵Ｆ４の走査時に乗算器
５は、この鍵Ｆ４に対応する正弦振幅値と信号ＴＤＭ（
“１’’信号）とを秦算し、その乗算値（鍵Ｒ４に対応
する正弦振幅値）を加算器２３に出力する。この結果、
加算器２３はしジスタ２４に記憶されていた鍵Ｃ２に対
応する正弦振幅値と鍵Ｆ４に対応する正弦振幅値とを加
算し、その加算値をレジスタ２４に出力する。したがっ
てレジスタ２４の内容は鍵Ｃ２と鍵Ｆ４にそれぞれ対応
する正弦振幅値の和となり、以後鍵Ａ５が走査されるま
でその内容は変化しない。全く同様にして次に第５オク
ターブの鍵ら〜＆が走査され、鍵Ａ５の走査時に乗算器
５からこの鍵い５に対応する正弦振幅値が出力される。

この結果、レジスタ２４の内容は鍵Ｃ２，Ｆ４，Ａ８の
それぞれに対応する正弦振幅値の和となる。７２進カウ
ンタの内容が６０になると最後の鍵Ｃ６が走査され、こ
の鍵Ｃ６は押鍵されていないから、レジスタ２４の内容
は変化しない。

次いで７２進カウンタの内容が６１になり、更に７０ま
で順次変化する間、走査される鍵がないためしジスタ２
４の内容は勿論変化せず、それ以前の内容がゲート回路
２２→加算器２３→レジスタ２４→ゲート回路２２から
成る循環回路により保持されている。そして７２進カウ
ンタの内容が７１となり、すなわち、１２進カウンタ１
５の第１、２、４ビットの出力信号Ｎ，，Ｎ２，Ｎ４と
６進カウンタ１６の第１、３ビットの出力信号Ｂ，，
Ｂ３がともに“１”となり、また１２進カウンタ１５の
第３ビットの出力信号Ｎ３と６進カウンタ１６の第２ビ
ットの出力信号Ｂ２がともに“０”となっているとき、
アンドゲート１７から信号ＳＹＣ“１”が出力される。
このとき、インバータ２５の出力が‘‘０”となり、ゲ
ート回路２２が閉じ、上記循環回路が遮断される。同時
にラッチ回路７に信号ＳＹＣが入力されるから、このラ
ッチ回路７に鍵Ｃ２，Ｆ４，Ａ５のそれぞれに対応する
正弦振幅値の和が入力されてラツチされる。したがって
スピーカ１０からら鍵Ｃ２，Ｆ４，Ａ５を同時押しした
ときの合成された楽音が放音される。そして１走査期間
が完了し、次の１走査期間に入り、同様な動作が実行さ
れる。このようにしてこの発明では、極めて簡単な構成
により同時に押下されている複数の鍵に対応する複数の
楽音を同時に発生させうる利点がある。

なお、上記の説明で乗算器５の代りに、時分割多重信号
ＴＤＭにより開閉されるゲート回路、すなわち信号ＴＤ
Ｍが“１”レベルのとき開かれ、“０”レベルのとき閉
じるゲート回路を利用することができる。次に第５図な
いし第８図を参照して、第２の発明による電子楽器の一
実施例を説明する。

この電子楽器は第５図から分かるように、上述した電子
楽器（第２図）にカプラ制御回路３０を付加し、この回
路３川こより鍵スイッチ走査回路２から出力される時分
割多重信号ＴＤＭを所定時間遅延させ、且つこの遅延さ
れた信号に所定の処理を施してから乗算器５に入力させ
、この乗算器５にて更に時分割波形発生回路４の出力信
号と乗算するように構成される。カプラ制御回路３０以
外の他の構成は、前述の電子楽器と略同一であるが、鍵
スイッチ走査回路２′、タイミング信号発生回路３′、
時分割波形発生回路４′の一部の構成が相異している。
すなわち、第６図に示すようにカプラ制御回路３０内に
クロックパルス◇により駆動される合計容量が４８ステ
ージのシフトレジスタ３１〜３８力まき設けられ、これ
らシフトレジスタ３１〜３８に時分割多重信号ＴＤＭを
入力させて遅延させているため、この電子楽器の１走査
期間は１２０ビットタイムとなる。この場合の鍵の数は
６１鍵であり、前述の電子楽器と同一である。したがっ
て６１鍵をすべて走査する期間は、前述の電子楽器同様
に１走査期間の開始（１ビットタイム）後から６１ビッ
トタイム目までである。上記理由のため、タイミング信
号発生回路３′内には、１２進カウンタ１５と４ビット
構成のＩＧ隼カウンタ１６′が設けられている。

これにより１２０ビットタイムから成る１走査期間が得
られる。そして１走査期間の終了時、すなわち１２０ビ
ットタイム目に信号ＳＹＣを得るために、１２進カウン
タ１５の第１、２、４ビット目のビット出力信号Ｎ，，
Ｎ２，Ｎ４および１０進カウンタ１６′の第１、４ビッ
ト目のビット出力信号Ｂ，Ｂ４を直接入力されていると
ともに、１２進カウンタ１５の第３ビット目のビット出
力信号Ｎ３および１０進カウンタ１６′の第２、３ビッ
ト目のビット出力信号Ｂ２，Ｂ３をそれぞれ対応するィ
ンバータ６５，６６，６７を介して入力されているアン
ドゲート１７′が設けられている。また鍵スイッチ走査
回路２′では、デコーダー１′が前述の電子楽器のデコ
ーダー１（第２図）と相異する。

すなわち、タイミング信号発生回路３′において、６進
カゥンタ１６（第２図）に代えて１Ｇ隻カウンタ１６′
が用いられるため、デコーダ１１′はＩＧ隼カウンタ
１６′の４ビット目の出力信号をデコードできるデコー
ダである。更に時分割波形発生回路内のシフトレジスタ
２０′は上記理由により、容量２０ビットのレジスタを
１２山没直列接続した１２０ステージ、１ステージ＝２
０ビットのものが利用される。

また周波数ナンバメモリ１８には、鍵Ｃ＃８〜Ｃ，。
（４嶺建分）に対応する周波数ナンバメモリＲも記憶さ
れている。すなわち、鍵スイッチ走査回路２′から出力
される時分割多重信号ＴＤＭは、カプラ制御回路３０内
のシフトレジスタ３１〜３８（合計４８ステージ）に入
力されるから、この遅延された時分割多重信号ＴＤＭに
対しても対応する周波数ナンバＲを与えて対応する波形
を発生させる必要があるためである。他の構成は第１の
発明と同一である。カプラ制御回路３０１ま、直列接続
された８個のシフトレジスタ３１〜３８と、これらシフ
トレジスタ３１〜３８に接続される９個のフィート重み
付け回路３９〜４７と、これらフイート重み付け回路３
９〜４７の出力信号をすべて加算する加算器４８とから
構成される。シフトレジスタ３１，３２，３３，３４，
３５，３６，３７，３８はそれぞれ容量１２ステージ・
１ビット、７ステージ・１ビット、５ステージ・１ビッ
ト、７ステージ・１ビット、５ステージ・１ビット、４
ステージ・１ビット、３ステージ・１ビット、５ステー
ジ・１ビットを有するとともにクロックパルスぐにより
駆動され、先頭のシフトレジスタ３１に入力される時分
割多重信号ＴＤＭを順次後段のシフトレジスタ側にシフ
トさせるようになされている。したがってあるビットタ
イムにシフトレジスタ３１の第１ステージに入力された
時分割多重信号ＴＤＭは１２ビットタイム後にこのシフ
トレジスタ３１の第１２ステージから出力されて次段の
シフトレジスタ３２の第１ステージに入力され、更にこ
のシフトレジスタ３２に入力された上記信号ＴＤＭは７
ビットタイム後にその第７ステージから出力され、次段
のシフトレジスタ３３の第１ステージに入力される。こ
のようにして信号ＴＤＭは、カプラ制御回路３０１こ入
力後各シフトレジスタ３１〜３３により所定時間ずつ、
すなわち、１２ビットタイム、７ビットタイム、５ビツ
トタイム、７ビットタイム、５ビットタイム、４ビツト
タィム、３ビットタイム、５ビットタイムずつ遅延され
て各シフトレジスタ３１〜３８から出力される。ここで
、シフトレジスタ３１の入力端をＡ点、シフトレジスタ
３１〜３８の各出力端をＢ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、日、
１点と名付けておく。Ａ点には１６フィート重み付け回
路（以下、フイートはダジッシュで示し、１６と表記す
る）３９が接続されている。Ｂ点には８重み付け回路４
０が接続されている。同様にしてＣ、Ｄ、Ｅ、Ｆ、Ｇ、
日、１点にはそれぞれ、５寺、４′・２会、２・・舎、
・青、・′重み付け回路４１，４２，４３，４４，４５
，４６，４７が接続されている。各重み付け回路３９〜
４７はともに、スライド式の切換スイッチ４９、ェンコ
ーダ５０、３個のアンドゲート５１，５２，５３から成
り、同一構成を有する。第６図には、１６重み付け回路
３９の構成のみ詳細に図示し、他の回路４０〜４７の構
成の図示は省略する。１６重み付け回路３９において切
襖スイッチ４９の共通接点には“１”信号が供給されて
おり、また０〜７までの８個の切換接点から出力される
信号はェンコーダ５０に入力されている。

ェンコーダ５０は切襖接点の位置に対応した信号を３ビ
ットのデータとして出力し、アンドゲート５１，５２，
５３の各第１入力端に入力されるように構成される。ま
たアンドゲート５１，５２，５３の各第２入力端はとも
にＡ点に接続され、更に各出力信号は３ビットデータと
して加算器４８に入力される。これにより、切換スイッ
チ４９の切換接点が、たとえば「５」に設定されている
と、ェンコーダ５０からは数値「５」を表わす３ビット
のデータ「１０１ハすなわちアンドゲート５１，５３の
第１入力端に“１”信号、アンドゲート５２の第１入力
端に“０”信号が出力される。これによりアンドゲート
５１，５３のみが開かれるから、このときＡ点に入力さ
れている時分割多重信号ＴＤＭが‘‘１”信号であれば
、加算器４８には１６重み付け回路３９から数値「５」
を表わすデータが入力されることになる。各重み付け回
路３９〜４７に設けられている各切換スイッチ４９を駆
動するドローバー（つまみ）は、第７図にみられるよう
に配列され、電子楽器の鍵盤付近（例えば鍵盤上部のパ
ネル面）に設けられている。第７図中左側から順に重み
付け回路３９〜４７に対応してドローバー５４１〜５４
９が配列されている。各ドローバー５４，〜５４９を
図の上下方向にスライドすると目視位置に数字１〜８が
表われるようになっており、各ドローバー５４１〜５４
９から一番離れた最上位直に示される数字が、そのドロ
ーバー６４により駆動される切換スイッチ４９の切換接
点を表わすようになされている。第７図では、たとえば
１６重み付け回路３９の切換スイッチ４９は切換接点「
２」に設定されている。このようにして各ドローバー５
４１〜５４９の位置を演奏者が適宜操作することにより
、各フィートの重み付けが自由に設定できる。また各シ
フトレジスタ３１〜３８から遅延されて出力される時分
割多重信号ＴＤＭは、更に各ドローバー５４，〜５４９
の設定位置に対応した数値を重み付けされて各フイー
ト重み付け回路３９〜４７から出力されて加算器４８に
送られる。加算器４８はこれらデータを加算してその加
算値を６ビットデータとして乗算器５に出力するように
なっている。したがって、１つの鍵が押下され、この鍵
の鍵スイッチが１走査期間内にて走査され、その時分割
多重信号ＴＯＭが鍵スイッチ走査回路２から出力される
と、この時分割多重信号ＴＤＭはカプラ制御回路３２に
入力される。そして各シフトレジスタ３１〜３８により
順次遅延され、この結果、各重み付け回路３９〜４７に
入力される。つまり１つの鍵の時分割多重信号ＴＤＭに
対し、１走査期間内にて９種類の楽音信号が各重み付け
回路３９〜４７から出力されて加算器４８‘こ入力され
、更に乗算器５に送られることになるから、１つの鍵の
押下により複数の楽音（この例では９個）が発音される
ことになる。次に上記電子楽器の動作を第８図の動作波
形図を参照して説明する。なお、この例では１走査期間
内において鍵Ｃ，，Ｄ２，Ｇ＃５が同時に押下されてい
るものとする。またカブラ制御回路３０の各ドローバー
５４・〜５４９は、第７図に示す状態に設定されている
ものとする。第６図の１２進カウンタ１５およびＩＱ隼
カウンタ１６′から成る１２０進カゥンタの動作により
１走査期間の走査が開始されると、その開始時に押鍵さ
れている鍵Ｃ，が先ず検出されるから、鍵スイッチ走査
回路２′のアンドゲート１３・の出力信号が“１”とな
り、したがって時分割多重信号ＴＤＭが１２Ｇ隻カウン
タの内容が０のときに“１”となる。この信号ＴＤＭ
ぐ１”）はシフトレジスタ３１に入力されるとともに１
６重み付け回路３９内のアンドゲート５１〜５３に入力
され、これらアンドゲート５１〜５３を開かせる。いま
１６重み付け回路３９の切換スイッチ４９は接点２に設
定されているから（第７図参照）アンドゲート５１〜５
３から数値２を表わすデータ「０１０」が出力され、加
算器４８に送られる。この１走査期間が開始以前のシフ
トレジスタ３１〜３８の内容はすべて０であるとすると
、１２Ｇ隻カウンタの内容が０の時点での各シフトレジ
スタ３１〜３８の出力信号（すなわちＢ〜１点の出力信
号）はすべて０である。したがって加算器４８の出力は
このとき１６重み付け回路３９のドローバー５４，の設
定値２に等しい。他方、サインテーブル２１から鍵Ｃ，
に対応する正弦振幅値が出力されているから、乗算器５
は加算器４８の出力信号（数値２）と鍵Ｃ，の正弦振幅
値とを秦算し、その乗算値をアキュームレータ６に出力
する。シフトレジスタ３１に入力された鍵Ｃ，による上
記信号ＴＤＭぐ１”）は、１２ビツトタィム後（１２Ｇ
隻カウンタの内容が１２のとき）にＢ点に出力され、シ
フトレジスタ３２に入力される。この信号は順次後段の
シフトレジスタ３３〜３８側にシフトされてゆき、Ｃ〜
１点に出力されるが、そのときの１２Ｇ隻カウンタの内
容はそれぞれ、１玖２４３１、３０４０４入
４８である（第７図参照）。同様にして鍵Ｄ２，Ｇ＃５
は１２０進カウンタの内容がそれぞれ、１４５６のと
き検出され、時分割多重信号ＴＤＭがこのとき“１”信
号となる。この信号ＴＤＭ（‘‘１”）はシフトレジス
タ３１〜３８により順次シフトされてゆく。したがって
第８図に示すような信号が１走査期間内にて各点Ａ〜１
に順次出力される。そして各点Ａ〜１に信号“１”が出
力されるたびに、対応する重み付け回路３９〜４７内の
切換スイッチ４９（ドローバー５４１〜５４９）の設
定値が加算器４８に出力される。加算器４８は各ビット
タイムごとに、そのとき各フィート重み付け回路３９〜
４７から出力されるデータを加算してその加算値を乗算
器５に出力する。そして乗算器５は加算器４８の出力信
号とサインテーブル２１から出力される正弦振幅値Ｓ′
とを黍算し、その乗算値をァキュームレータ６に出力す
る。１２Ｇ隼カウンタの内容が１１９になる直前のビッ
トタイム（１２Ｇ隻カウンタの内容１１８）におけるレ
ジスタ２４の内容は、この１走査期間の開始後、各点Ａ
〜１に出力された信号ＴＤＭ（“１”）に、対応する重
み付け回路３９〜４７のドローバー５４・〜５４９に
よる設定値を案じた各値の合計値に等しくなっている。

そしてこの合計値がこの１走査期間の終了時、すなわち
信号ＳＹＣの出力時にラツチ回路７にラッチされ、更に
スピーカ１０まで送られて放音される。このようにして
、この電子楽器では、１走査期間内に、上記例では３個
の鍵が同時に押下されていることに対し、シフトレジス
タ３１〜３８により遅延された合計２４個の信号も楽音
として得られるから極めて多数の楽音の合成音が同時に
得られ、また多数のドローバー６４，〜５４９を所望の
位置に設定することにより演奏者の好む音色の楽音を自
由に得られる利点がある。次に上記電子楽器の変形例、
すなわち、第６図中に点線で示すＲＯＭ（り−ドオンリ
メモリ）５５、乗算器５６の付加された電子楽器につき
説明する。

ＲＯＭ５５には１走査期間の各ビットタィムに対して所
望する数値データが記憶されている。また、上記した１
２Ｇ隻カウンタ、すなわち１２進カゥンタ１５、ＩＱ隼
カウンタ１６′の各ビット出力信号Ｎ，〜Ｎ４，Ｂ，〜
Ｂ４がアドレス信号としてＲＯＭ５５に入力されている
。したがって、ＲＯＭ５５からアドレス信号により指定
されるエリアに記憶されている各ビットタイムの数値デ
−夕が順次読出され、サインテーブル２１と乗算器５間
に設けられている他の乗算器５６‘こ出力される。した
がって各ビットタイムごとにサインテーブル２１から読
出される正弦振幅値にＲＯＭ５５から読出される数値デ
ータが乗算され、その乗算値が上記乗算器５に入力され
、この乗算器５にて更に加算器４８の出力信号と乗算さ
れる。この場合、上述した電子楽器のもつ効果に加えて
更に、ＲＯＭ５５、乗算器５６を設けたことによる固定
フィルタ効果をも得ることができる。

勿論、ＲＯＭ６５を多数種類設けておき、演奏時に任意
の種類のものを利用できるようにすることも可能である
。なお、以上の実施例の説明中、鍵の数を６１としたが
この数は勿論任意であり、鍵数に応じて１走査期間や鍵
スイッチ走査回路、タイミング信号発生回路等を設計変
更することができる。

またサインテーブルの代わりに所望の楽音波形を記憶し
た波形メモリを用いてもよい。更にカプラ制御回路の各
フィート重み付け回路の設けかたも任意であるし、ドロ
ーバーの数も自由に増減できる。以上の説明から明らか
なように、この出願の第１の発明によれば、複数の鍵ス
イッチを所定速度で１順次走査し、各鍵の押鍵状態を示
す時分割多重信号を出力する鍵スイッチ走査回路と、鍵
スイッチの走査に同調して各鍵に対応する波形を時分割
的に発生する時分割波形発生回路と、この時分割波形発
生回路の出力信号と押鍵状態を示す時分割多重信号とを
乗算する乗算器とを設けるのみの、極めて簡単な回路構
成により、同時に押下されている多数の鍵に対応する楽
音を同時に発生させうる利点がある。またこの出願の第
２の発明によれば、上記押鍵状態を示す時分割多重信号
を順次所定時間ずつ遅延して、遅延した時分割多重信号
を形成するカプラ制御回路を付加するのみで、１つの鍵
の押鍵に対し複数の楽音を同時に発生させることができ
、きわめて簡単な構成でカプラ効果が得られる利点があ
る。また、カプラ制御回路内の多数のドローバーを操作
することにより演奏者は任意の音色を付与させうる利点
もある。

【図面の簡単な説明】

第１図ないし第４図はこの世願の第１の発明による電子
楽器の一実施例を示し、第１図は同電子楽器の全体構成
を示すブロック線図、第２図は第１図の要部を詳細に示
したブロック線図、第３図は同例の１走査期間と各鍵と
の対応を示す図、第４図は同例の動作波形図である。第５図ないし第８図はこの出願の第２の発明による電子
楽器の一実施例を示し、第５図は同電子楽器の全体構成
を示すブロック線図、第６図は第５図の要部を詳細に示
したブロック線図、第７図は同例のドローバーの一設定
状態を示す平面図、第８図は同例の動作波形図である。
１・・・・・・鍵スイッチ回路、２，２′…・・・鍵ス
イッチ走査回路、３，３′・・・・・・タイミング信号
発生回路、４，４…・・・時分割波形発生回路、５・・
…・乗算器、６……アキュームレータ、７……ラツチ回
路、１１，１１′，１２……デコーダ、１５，１６，１
６′・・…・カウンタ、１８・・…・周波数ナンバメモ
リ、２１……サインテーブル、３０……カプラ制御回路
、３１〜３８・・・・・・遅延回路、３９〜４７…・・
・重み付け回路、５４…・・・ドローバー、５５・・・
・・・ＲＯＭ、５６・・・・・・乗算器。第１図第２図第３図第５図第７図図寸糠図〇縦第８図

Claims

【特許請求の範囲】１複数の鍵スイツチと、これら鍵スイツチを所定速度
で順次走査し各鍵の押鍵状態を示す時分割多重信号を出
力する鍵スイツチ走査回路と、上記鍵スイツチ走査に同
期して各鍵に対応する波形を時分割的に発生する時分割
波形発生回路と、この時分割波形発生回路の出力信号と
上記時分割多重信号とを乗算する乗算器とを具備し、こ
の乗算器の出力信号から楽音信号を得るようにしたこと
を特徴とする電子楽器。２複数の鍵スイツチと、これら鍵スイツチを所定速度
で順次走査し各鍵の押鍵状態を示す時分割多重信号を出
力する鍵スイツチ走査回路と、上記鍵スイツチ走査に同
期して各鍵に対応する波形を時分割的に発生する時分割
波形発生回路と、上記時分割多重信号を所定時間遅延し
て出力しうるようにした遅延回路を有するカプラ制御回
路と、上記時分割波形発生回路の出力信号とカプラ制御
回路の出力信号とを乗算する乗算器とを具備し、この乗
算器の出力信号から楽音信号を得るようにしたことを特
徴とする電子楽器。３上記特許請求の範囲第２項において、上記カプラ制
御回路が、各々が所定の遅延時間を有し、かつ互いに直
列接続されているとともに上記時分割多重信号を所定時
間ずつ順次遅延して出力しうるようにした遅延回路を複
数有することを特徴とした電子楽器。４上記特許請求の範囲第２項において、上記カプラ制
御回路が、上記時分割多重信号および上記遅延回路の出
力信号のそれぞれを重み付けして出力する重み付け回路
を有することを特徴とする電子楽器。