JPS60681B2 - 多重処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は一般に機械コントローラの分野に関し、詳細に
はプログラマブル機械機能コントローラと別の制御装置
との間において機械接続情報をインターフェースする装
置に関する。

数値制御装置の出現以釆、数値制御装置と機械とのイン
ターフェースを行うには大きな労働力と高い材料コスト
を必要としており、また数値制御の信頼性にも問題があ
った。

さらに、例えば機械スライドの変位および速度を制御す
る電気信号のようなスライド制御情報を得るだけでなく
、数値制御装置は機械と通信を行って例えば工具選択、
スピンドルの方向および速度、冷却液選択軸許可、およ
び過動作等他の多くの機能を制御しなければならない。
これらの信号は直流制御レベルから基準交流電圧レベル
へ変化する。従って、代表的な数値制御装置は自らと機
械とを相互接続する電線を何百も必要とする。従って、
はじめに機械が製造設備により組立てられるときに行わ
れる配線が材料の点からも労働力の点からも高価なもの
となる。また、例えば船積みや他の目的のために機械を
動かすことに、接続線をはずし後に再び接続し直さなけ
ればならないので多くの労力を要する。第２に、種々の
機械制御信号が存在するとともに、ディジタル論理回路
でなる制御キャビネット中に多くの譲導負荷を有するた
めに、雑音が発生し、数値制御の信頼性の点でも問題が
あった。これらの問題点を解決するために、数値制御装
置の製造者は１つあるいはそれ以上の動作段階を有する
インターフェース回路を使用している。このインターフ
ェース回路の代表例は各機械制御信号ごとに直列接続さ
れた光学アィソレータと、出力駆動トランジスタと、小
型リレーと、レベル推移増幅器と、高電圧ディジタルス
イッチ段をそなえる。しかし、このように各機械制御信
号ごとに種々の回路をそなえるために高価なものとなる
。プログラマブル機械機能コントローラが出現する前は
機械と数値制御装置とは直接電線にて接続されていた。
プログラマブル機械機能コントローラが販売され始めた
のは少なくとも５年前ころからである。このようなコン
トローラは機械電磁リレーのかわりに使用されるもので
、以前リレー回路により実行されていた論理動作を実行
する。従って、数値制御装置はコントローラと機械に直
接電線で接続される。プログラマフルコントローフを使
用することにより上述の問題点をいくらか軽減させるこ
とができる。多くの配線を必要とする問題点の一つの解
決手段が米国特許第３８１０１０４号明細書の装置に示
されている。

この特許によれば、すべての種類の機械を扱うことので
きるような理想的なプログラマフルコントローラを使用
しなければならず、従って、コントローラ内にすべての
機械制御信号を記憶するのに十分な記憶領域を必要とす
る。しかし、個々の機械は記憶されている全体の信号の
１／３ないし１′２の信号を必要とするだけである。こ
のように、この特許発明による装置は制限された記憶容
量を有するとともに、機械制御信号を受信しこれらの信
号を上記制限された記憶装置で使用できるアドレスに解
読するインターフェース回路を有する。さらに、数値制
御装置とコントローフとの間の信号を多重化することに
より配線が簡略化される。上記特許に開示されたシステ
ムはインターフェース回路の動作とプログラマフルコン
トローラの動作を同期のとれたものにする制御回路を必
要とする、従釆技術によるシステムにおいては、プログ
ラマフルコントローラはインターフェース回路にアドレ
ス信号を発生し、復帰されるべきアドレスに相当する語
を待つ。このような同期動作はプログラマフルコントロ
ーラに必要なタイミング制御回路をさらに複雑なものに
する。さらに、このようなシステムは数値制御装置から
プログラマフルコントローラへ機械制御信号を通信する
だけである。これとは対照的に、ここで開示される単一
ビット接続インターフェース回路は機械コントローフお
よび制御装置と非同期的に動作し、制御装置とプログラ
マフルコントローラ内のタイミング制御回路の複雑さを
減少させるものであり「システム全体の信頼性を改善す
るものである。

さらに、ここで開示されるインターフェース回路は双方
向性を有し、中間的なインターフェース復号段を必要と
しない。すべての接続情報は制御装置と機械コントロー
ラにより使用されるインターフェース回路両端間におい
て周期的に且つ連続的に転送される。さらに、情報の転
送は制御装置あるいは機械コントローラの通常の動作に
影響を与えない。インターフェース回路は事実上トラン
スベアラント（透過的）であり、制御装置と機械コント
ローフは完全に独立に動作するが、各々相手方から発生
される接続情報を使用する。このようなインターフェー
ス回路は機械コントローラと制御装置との間において機
械制御信号を通信するのに必要な電線量を減少させるこ
とができるのみならず、機械コントローラと多くの種類
の制御装置との間において接続情報を転送するのに使用
されるハードウェアを標準化させることができる。本発
明の一実施例による装置は、制御装置とこの制御装置と
は非同期的に動作するプログラマプル機械機能コントロ
ーラとの間で単一ビット接続情報ビットを伝送するよう
になっている。

制御装置は入出力インターフェース回路を有しており、
この入出力インターフェース回路は制御装置により発生
される入力信号とコントローラにより発生される出力信
号の転送を制御するものである。コントローラは入力信
号と出力信号を導く接続バスを有する。本発明の実施例
による装置は入力信号と出力信号を直列に伝送する第１
および第２送受信器をそなえている。第１送受信器と接
続バスとの間には接続バスから第１送受信器への出力信
号の転送を制御する装置が接続される。さらに、第１の
送受信器と接続バスとの間には第１送受信器から接続バ
スへの入力信号の転送を制御する装置が接続される。ま
た、第２送受信器と制御装置の入出力インターフェース
回路との間には第２送受信器から制御装置への出力信号
の転送を制御する装置をそなえられる。さらに、入出力
インターフェース回路と第２送受信器との間に接続され
制御装置から第２送受信器への入力信号の転送を制御す
る装置がそなえられる。以下、添付図面を参照して本発
明の実施例を説明する。

第１図はプログラマブル機械機能コントローフと、この
コントローラと別の制御装置とを接続する接続インター
フェース装置とを示す概略ブロック図である。機械１０
の機能動作は機械コントローラー１により制御され、コ
ントローラ１１は論理プロセッサ１２、オプショナル・
データプロセッサ１４、インターフェース回路２０と２
２、および相互接続用後続バス１６とからなっている。
機械の機能動作ははしご形あるいはリレー図により示さ
れる。この図とプログラム装置１８とを絹合わせること
によりプログラムを作成することができる。プログラム
の各ステップは装置アドレスとこれに関連する論理機能
が含まれている。これら２つの情報片の組合せは記憶語
と定義されている。機械コントローラの基本的部分は論
理プロセッサ１２、入力インターフェース回路２０、お
よび出力インターフェース回路２２とからなっている。
好ましい実施例においては、装置アドレスは使用される
装置例えば外部コイル、外部接続入力、タイマー等に応
じて割当てられる。従って、プログラマーはプログラム
装置１８を使用して最初の記憶位置を選択してはしご形
図のラインに沿って連続的に行うことができる。従って
、各記憶語は、要素の定義例えば不動作、出力、入力、
その要素に関係する装置アドレスを含み、さらに必要な
らばアドレス指定された装置の状態に関係する他の必要
な機能情報、例えば常開接点あるいは常閉接点の状態を
含む。プログラムが終了した後、プログラム装置１８は
プログラムをプログラムバス２６を介して論理プロセッ
サ１２の記憶装置２４に転送する。タイミング回路２８
は記憶装置２４を連続的に走査するように動作する。各
記憶語が謙出されると、装置アドレスが接続アドレスバ
ス３０を介して接続バス１６に伝送される。装置アドレ
スが入力要素を示すと、入力インターフェース回路２０
はアドレスバス３０中の装置アドレスに応じてその中に
内蔵されて機械１０に鞍設される対応した入力装置の状
態を受信するように接続されている回路を附勢する。こ
のアドレス指定された入力装置の状態は接続状態ライン
３２を通して伝送され、接続バス１６を介して論理プロ
セッサー２内の論理回路３４に与えられる。論理回路３
４は実際の接続状態がプログラムされた接続状態と一致
しているか否かを判断する。プログラムされた接続状態
と実際の接続状態とが一致している限りは、論理回路は
セット状態を維持する。プログラムされた接続状態と実
際の接続状態とが一致しない場合には、論理回路はリセ
ットされる。記憶語を走査して、装置アドレスが出力コ
イルを示していることが判明すると、出力インターフェ
ース回路２２が復号する。

さらに、論理プロセッサが記憶語中の出力要素を復号す
るごとに、出力ストローブ信号が出力ストローブラィン
に発生され、この信号はまた出力インターフェース盤に
伝送される。出力要素と包含する記憶語が復号されると
きに論理回路が実際の状態とプ。グラムされた状態とが
一致していることを検出すると、論理回路３４は出力状
態ライン３８にセット状態を示す出力信号を発生する。
出力インターフェース回路２２はライン３６の出力スト
ローブ信号に応じて出力信号の状態を記憶する。セット
状態にあると「出力信号は出力インターフェース回路２
２により復号された装置アドレスに対応する機械１０中
の要素を附勢する。この装置は、その出力要素に関係す
る入力装置の状態がプログラムされた状態と一致しない
ことを論理回路３４が判断し「ライン３８にリセット状
態を示す信号を発生させるまで附勢され続ける。従って
、機械１０中のある要素の動作はこの機械の他の要素の
動作状態の関数として制御される。論理プロセッサー２
は単純な論理判断しかなし得ないことに留意されたい。
機械の出力装置が演算機能に従って制御される場合には
、データプロセッサー４を接続バス１６に接続するか否
かは任意のものとなる。

この場合、データプロセッサは論理プロセッサと非同期
的に動作し、論理プロセッサにより選択される演算命令
のプログラムを実行する。プログラムがそれが実行され
るために機械からデータを必要とする場合には、該デー
タはデータインターフェース回路４０およびデータバス
４２により機械１０から得ることができる。以上概略的
に説明したプログラマブル機械機能コントローラは本談
受人に譲渡された出願番号第６７７７１２烏、発明の名
称が「非同期式二重機能マルチプロセッサ機械制御（Ａ
ｓｙｎＣｈｒｏｎｏ瓜 Ｄｕａｌ Ｆ側Ｃｔｂｎ Ｍｕ
ｌｔｉｐｒＭｅｓｓｏｒＭａｃｈｍｅＣｏｎｔｒｏｌ）
」と称される係属中の米国特許出願に詳細に記載されて
いる。

また、これと同一の機械コントローラはシンシナティ・
ミラクロン 小Ｍａｃｒｏｎ）社から販売されている。
多くの場合、機械１０はまた制御装置４４により制御さ
れる。制御装置はほかのプログラマフル機械機能コント
ローラ、計算機を母体とするコントローラ、あるいはハ
ードワィャド数値制御装置等の形をとることができる。
上述のように、制御装置は機械の要素を直接制御する信
号を発生することができる。この例では、機械の軸位置
を示す信号と速度を示す信号が発生される。さらに、機
械から発生されるある信号は信号ラインを通って直接制
御装置にもどされる。このような信号の例としては緊急
運転停止信号があげられる。制御装置４４と機械１０と
の間の信号を直接送受するのに使用される信号ラインは
ライン４６である。しかしながら、制御装置４４と機械
１０との間を通る必要のある信号は多数存在する。一般
に、これらの信号はある機械機能の制御に関係するので
機械機能コントローラー１を通る。代表的例では、機械
機能コントローラは概して機械に近接して配置され、制
御装置４４は機械に近接して配置されることもあり「遠
く隔てて配置されることもある。どちらにしても、より
複雑な機械では、機械制御信号の数は何百にもおよぶ。
制御装置と機械とを結ぶ配線を実質的に減少させ、制御
装置内の雑音問題を減少させ、制御装置内のインターフ
ェース回路を簡単化し、制御装置と機械との間の機械制
御信号の通信の信頼性を総体的に改良するために、接続
インターフェース装置４８がそなえられている、この接
続インターフェース装置は２つの本質的に同様な要素す
なわち機械コントローラインターフェース回路５０と制
御装置インターフェース回路５２とからなっている。

機械コントローラインターフェース回路５８は送受信器
５４、受信側マルチプレクサ５６、および送信側マルチ
プレクサ５８とからなっている。同機に、制御装置イン
ターフェース回路５２は、第２送受信器５０、第２受信
側マルチプレクサ６２、および第２送信側マルチプレク
サ６４とからなっている。接続インターフェース装置４
８を実際に動作させるために機械制御信号の転送のため
に一群の装置アドレスが割当てられる。従って、アドレ
スバス３０中の出力信号を示す装置アドレスの１つに応
じて、第１送信器マルチプレクサ５８はライン３８の出
力信号の状態が第１送受信器５４に転送されるようにす
る。出力信号はライン６６を介して第２送受信器６川こ
直列に転送され、第２受信器マルチプレクサ６２は第２
送受信器６０の出力信号の状態が制御装置４４に転送さ
れるのを制御する。同様に、第２送信器マルチプレクサ
６４は制御装置から入力信号の状態が第２送受信器６０
へ転送されるのを制御する。

この信号はライン６７を介して第１送受信器５４へ直列
に伝送され、アドレスバス３０中の適当な入力アドレス
に応じて、受信器マルチプレクサ５６は入力信号の状態
をライン３２に沿って接続バス１６を介して論理プロセ
ッサ１２へもどす。従って、従来のように制御装置と機
械コントローラとの間に何百もの信号ラインを設ける必
要がなく、ライン６６と６７は２つの導体ケーブルのみ
によって十分機能させることができる。さらに、ケーブ
ルの長さは約１のないし１００肌（数フィートから数１
００フィート）の範囲におさまる。また、このシステム
は双方向性であり、特別の復号回路を必要としないこと
に留意されたい。さらに、送受信器は制御装置と機械コ
ントローラとが非同期的に動作するのと同様に非同期的
に動作する。第２図ａおよび第２図ｂは結合線に沿って
互に結合させることにより機械コントローラインターフ
ェース装置５０を実際に構成するのに必要な要素を示す
ものである。

第２図ｂにおいて、送受信器６９は市販されている汎用
非同期式送受信器（ＵＲＡＴ）６８と、直列並列変換器
７０と、並列直列変換器７２とからなっている。第１送
受信器５６は、Ｒ触れ７６中に配設される送信信号記憶
装置７４、送信アドレスマルチプレクサ８０、（第２図
参照）接続アドレスマルチプレクサ８２、送信アドレス
発生器８４、接続アドレス発生器８６、盤アドレスセレ
クタ８８、および同期およびタイミング制御部９０とか
らなっている。第１送信器マルチプレクサ５８はＲＡＭ
７６中の受信信号記憶装置９２と「受信アドレスマルチ
プレクサと、受信アドレス発生器９６とからなっている
。ＲＡＭ７６は送信信号記憶装置７４と受信信号記憶装
置９２とに分割され、送信信号記憶装置７４は論理プロ
セッサ１２により発生させる接続バス１６からの出力機
械制御信号を含み、受信信号記憶装置９２は制御装置に
より発生される入力機械制御信号を含んでいる。

ＲＡＭ７６は時分割動作をし、３つの動作モードを有し
ている。最優先モ−ドにおいては、接続バスのアドレス
に応じてライン３８中の出力信号の状態を送信信号記憶
装置７４中の適当なＲＡＭ位置にロードする。さらに、
これらのアドレスによりＲＡＭ中に記憶されている信号
の状態がライン３２を介して接続バスにもどされる。次
に優先度の高いモードでは、制御菱鷹により発生される
入力信号の状態がＵＡＲＴ６８からＲＡＭ７６の受信信
号記憶装置９２に転送される。

最も優先度の低いモードでは、出力信号状態が送信信号
記憶装置７４からＵＡＲＴ６８に転送される。

接続バスが単一データビットバスなので、機械コントロ
ーラからの出力信号と制御装置の入力信号はこれらの信
号に関係する要素のオンあるいはオフ状態のみを示す。
従って、ＲＡＭ７６中の各ビット位置は機械制御信号の
１つの状態を示す。まず、最も優先度の高い動作サイク
ルから説明する。

上述のように、装置アドレスの特定の群が機械制御信号
に割当てられる。回路アドレスセレクタ６８（第２図ａ
参照）が設けられている目的は上述のように割当てられ
る装置アドレスの特定群に相当する回路アドレスを与え
ることにある。接続アドレス発生器８６中において、ア
ドレス復号および比較回路９８は装置アドレス３０中の
装置アドレスと回路セレクタ８８から与えられる選択さ
れたアドレスとを比較するものである。装置アドレスが
割当てられたアドレス群の中の１つのアドレスの場合に
は、出力信号はフリップフロップ１００の入力端に発生
される。第２図ｂの同期およびタイミング制御回路９川
こおいて、クロック回路１０２はライン１０４にポーク
ロック信号を発生し、ライン１０６に主クロック信号を
発生する。サイクルカウンタ１０８は連続的に４つのサ
イクルカウントを発生するように動作する。第２図ａに
もどって、カウントが１のときはフリツプフロツプ１
００はライン１ １ ０に八仲Ｃ信号を発生する。ＭＰ
Ｃ信号は接続アドレスマルチプレクサ８２の多重制御入
力端に与えられる。これにより、接続アドレスマルチプ
レクサはアドレスバス３０の装置アドレスを選択する。
次に、接続母線１６はライン３８の出力信号の状態をＲ
ＡＭ７６の入力に導く。続いて、接続バス１６がライン
３６中の出力ストローブ信号をゲート１１２と１１４を
介してＲＡＭ７６の書き込み入力へ導く。これにより、
ライン３８中の出力信号の状態は接続アドレスマルチブ
レクサ８２により選択される装置アドレスに対応する送
信信号記憶装置の記憶位置にロードされる。さらに、こ
の動作モードでは、あらゆるＲＡＭ位置の状態が接続母
線にもどされる。送信信号記憶装置７４が接続アドレス
マルチプレクサ８４によりアドレス指定されるときはい
つでも、アドレス指定された記憶装置の位置の状態はラ
イン３２を介して接続バスに帰還される。他の状況にお
いては、受信信号記憶装置９２は接続アドレスマルチプ
レクサ８２によりアドレス指定され、その状態はライン
３２を介して接続バスに帰還される。しかし、このよう
な状況では、ライン３６あるいは３８は信号を受信しな
い。次に優先度の高い動作モードは受信サイクルである
。

ＵＡＲＴ６８が１バイトの情報を受けた後、ライン１１
６にデータ使用可能信号を発生する。サイクルカウンタ
１０８がカウント２信号をライン１１８に発生すると、
アンドゲート１２０はフリップフロップ１２２にクロッ
ク信号を与え、フリツプフロツプ１２２はライン１２４
にＲＣＹ信号を発生する。ＲＣＹ信号はマルチプレクサ
１３４の多重制御入力端に伝送され、マルチプレクサ１
３４は受信アドレスカウンタ１３２により現在発生され
ているアドレスを選択する。次の主クロックパルスに応
じて、サイクルカウンタ１０８はカウント３信号をライ
ン１２６に発生する。カウント３信号によりＲＡＭ７６
の書き込み入力がＵＡＲＴからの情報の使用可能なバイ
トを並列直列変換器７２を介してマルチプレクサ１３４
により選択されるアドレスに相当する記憶位置にロード
する。カウントが４となることにより、受信アドレスカ
ウンター３２のカウントを増加させ、新しいアドレスが
マルチプレクサ１３４により選択される。サイクルカゥ
ン外まその動作を継続し使用可能バイトの各ビットが受
信信号記憶装置９２にロードされるまで４カウントを発
生する。カウントが上記バイト中のビット数に相当する
数だけ動作を繰返した後、同期およびタイミング制御装
置９０中のビットカウンター３６がフリップフロップ１
３８に出力を与える。次のカウント４では、フリツプフ
ロツプ１３８がライン１４０にバイト信号を発生し、フ
リップフロップ１２２をリセットするように動作し、ラ
イン１２４にＲＣＹ信号を出力する。ライン１４０のバ
イト信号はさらにビットカウンタ１３６をリセットする
ように動作する。さらに、フリップフロップ１２２をリ
セットすることにより、ＵＡＲＴからライン１４４に誤
り信号が出力されていなければ、ＵＡＲＴのリセットデ
ータ使用可能入力端に接続されたライン１４２にデータ
リセット信号が発生される。サイクルカウンタはその動
作サイクルを繰り返して受信信号記憶装置をロードする
ので、カウント１のときに常にライン１ １０にＭＰＣ
信号が発生するとすれば、受信アドレスカウンタの動作
は禁止され、ＭＰＣ信号が消失すると受信アドレスカウ
ンタの動作が復帰する。ライン１１６にデータ使用可能
信号が連続的に発生していると、情報の全体ブロックの
すべてのバイトがＵＡＲＴ６８から受信信号記憶装置９
２へ転送されるまで受信アドレスカウン外まその動作を
継続する。最も優先度の低い動作モードでは、送信信号
記憶装置７４からＵＡＲＴ６８への信号の転送が制御さ
れる。

ＭＰＣあるいはＲＣＹ信号が発生していなければ、ライ
ン１４６の送信バッファレジスタ空（ＴＢＲＥ）信号が
フリップフロツプ１４８の入力に与えられる。サイクル
カウンタのカウントが２のときに、フリツプフロツプ１
４８はライン１５川こＴＣＹ信号を発生する。この信号
はマルチプレクサ１５２の多重制御入力に転送され、マ
ルチプレクサ１５２は送信アドレスカウンタ１５４から
現在出力されているアドレスを選択する。次にカウント
が３になると、直列並列変換器７０がアドレス指定され
た記憶位置の内容をＵＡＲＴ６８中の適当な入力に転送
するように動作する。カウントが４になると、送信アド
レスカウンタのカウント値が増加され、この新しいアド
レスがマルチプレクサ１５２に使用可能となる。このよ
うにして、ビットカウンター３６がフリツプフロツプ１
３８の入力に出力を与えるまでサイクルカウンタのシ−
ケンスに応じてＵＡＲＴのローデングが行われる。カウ
ントが４となった後、フリップフロップ１３８はバイト
信号を発生し、ビットカウンタとフリツプフロツプ１４
８をリセットし、さらに送信アドレスカゥンタ１５４と
直列並列変換器７０からゲート１５６を介してカウント
３信号が発生するのを禁止する。ライン１４川こバイト
信号が発生されるとＵＡＲＴに接続されているライン１
４３にデータストローブ信号が発生する。ライン１ ４
６のＴＢＲＥ信号の状態が変化すると、ＵＡＲＴがさら
に情報を受け取ることが禁止される。ＵＡＲＴが別のバ
イトを受けることができるとき、再びＴＢＲＥ信号が発
生し、送信アドレスカウンタはそのカウントの間情報の
別のバイトをＵＡＲＴに転送する。送信アドレスカウン
タ１５４の最後のカウントに応じて、換言すれば、情報
ブロックのすべてのバイトが送信信号記憶装置からＵＡ
ＲＴへ転送されると、ライン１５８に遅延信号が発生す
る。

この遅延信号により遅延カウンター６０のリセット状態
が解除されライン１０４の多数のポークロックパルスに
応動し得るようになる。第１所定数だけポークロックパ
ルスが発生されると、遅延カウンタはライン１６２にリ
セット信号を発生し、この信号を送信アドレスカウンタ
１５４のリセット入力に印加し、次に続く送信サイクル
に対して準備させる。同様に、同期カウンタ１６４はラ
イン１０４のポークロックパルスに応ずるクロック入力
と、ライン１１６のデータ使用可能信号に対して応答す
るりセット入力とを有する。他の送受信器が１つの情報
ブロックを第１送受信器６９へ伝送した後、他の送受信
器は遅延カウンター６０１こ関連して述べたような遅延
モードとなる。これにより、次のデータ使用可能信号が
受信される前の遅延時間はポークロックパルスの第１所
定数に等しくなり、同期カウンタ１６４はカウント動作
を行わなくなる。ポークロックパルスの第１所定数にほ
ぼ等しい第２所定数分だけポークロックパルスが発生す
ると、受信アドレスカゥンタ１３２のリセット入力に接
続されているライン１６６に同期パルスが発生し、カウ
ンタを元の状態へもどす。要するに、送受信器はそれぞ
れ同様な動作を行う。送受信カゥンタの一方に結合され
る送信アドレスの各サイクルの後、第１所定時間に等し
い伝送時間のブランクがあり、その後送信アドレスカウ
ンタがリセットされる。他の送受信器に結合されている
同期カウン外ま連続的に伝送のブランクを検出する。同
期カウンタが第２所定時間に等しい伝送のブランク時間
を検出すると、他の送受信器に結合される受信アドレス
カウンタがリセットされる。従って、送受信器が非同期
的に動作していても、一方の送受信器に結合される受信
アドレス発生器は他方の送受信器に結合される送信アド
レス発生器と同期して動作する。前述のように、第２図
ａおよび第２図ｂには第１図の機械コントローラインタ
ーフェース５０を示す。

制御装置４４が別のプログラマブル機械機能コントロー
ラであるとすると、制御装置インターフェース回路５２
は単に第２図ａおよび第２図ｂに示した要素の鏡像にす
ぎない。換言すれば、送受信器は機械制御信号の状態を
接続バスの間において伝送するものである。第３図は制
御装置がハードワィャド数値制御装置であるときの制御
装置インターフェース回路５２の構成要素を示す詳細ブ
ロック図である。

送受信器ＩＴＩとは（第１図に示すように）受信器マル
チプレクサ回路６２が接続され、受信器マルチプレクサ
回路６２は送信アドレス発生器１７２と受信器送信器イ
ンターフェース回路１７０内に包含されているマルチプ
レクサ１７４とからなっている。さらに、送信器マルチ
プレクサ６４は（第１図に示すように）受信アドレス発
生器１７６と、受信器送信器インターフェース回路１７
０の一部をなすフリツブフロツプ記憶マトリクス１７８
とからなっている。数値制御装置は１／０インターフェ
ース回路（図示せず）を含み、１／０インターフェース
回路は機械制御信号の状態を記憶する記憶要素を具備し
ている。数値制御装置により発生される入力信号はライ
ン１６８を介してマルチプレクサ１７４へ伝送される。
さらに、出力信号の状態はフリツプフロツプ記憶要素か
らライン１８０を介して数値制御装置の１／０インター
フェース回路へ伝送される。同期およびタイミング制御
回路１８２は、ライン１８６に主クロックパルスを発生
し且つライン１８８にポークロックパルスを発生するク
ロック回路１８４を含む。

サイクルカウンタ１９０は主クロックパルスに応じて連
続動作を行う。第２送受信器１７１内のＵＡＲＴＩ９２
がライン１９４に信号を発生し、サイクルカウンタ１９
０がリセットされ、送信アドレス発生器１７２がリセッ
トされると、ゲート１９６はフリツプフロツブ１９８の
セット入力に出力を発生する。これにより、サイクルカ
ウンタ１９０のリセツト状態が解除される。次の主クロ
ックパルスによりＬサイクルカウン夕はライン２００に
出力を発生し、これによりフリツプフロツプ１９８がさ
らにセットされるのが禁止される。次のクロックパルス
により、サイクルカウンタはライン２０２にロード信号
を発生する。ロード信号はＵＡＲＴのクロック信号とな
りマルチプレクサ１７４を介して多重ビットマルチプレ
クサ１７４の制御入力のアドレスに相当する入力信号の
１バイトの状態をＵＡＲＴにロードする。次のクロツク
パルスにより、サイクルカウンタ１９０はライン２０４
にインクルメント信号を発生して送信アドレスカウン夕
２０１のカウントを増加させる。次のクロツクパルスに
より、サイクルカウンタはライン２０６にリセット信号
を発生してフリップフロツプ１９８をリセットし、これ
により、サイクルカウンタは自らをリセットする。ゲー
ト１９６の入力の状態が好ましいものであれば「次の主
クロツクパルスによりフリップフロップ１９８が再びセ
ットされる。送信アドレスカウン夕２０１がフルカウン
トまでカウントが一巡すると、ＵＡＲＴＩ ９２へのす
べての入力信号の状態が多重化され、ライン２０８にＭ
ＡＸ信号が発生され、ゲート１９６から出力が発生され
るのが禁止され、ゲート２１０‘こ入力が与えられる。
ＵＡＲＴが情報ブロック中のすべてのバイトを送信して
しまうと、送信レジス夕がライン２１２に空信号を出力
し、これにより、ゲート２１０がフリップフロップ２１
４をリセットし、遅延カウンタ２１６のリセット状態が
解除される。

ライン２１８の送信信号の状態により送信アドレスカゥ
ンタ２０１かりセット状態に保持され、ＵＡＲＴからさ
らに送信が行われるのが禁止される。遅延カウンタ２１
６は第１所定数のポークロックパルスに応じてフリップ
フロップ２１４のセット入力に信号を与え、ライン２１
８に送信信号を発生する。この信号により遅延カウンタ
２１６をリセットし、送信アドレスカウンタ２０１のリ
セット状態が解除され、再び送信が可能となる。上述の
ように、第１所定数のボーパルスが発生されている間Ｕ
ＡＲＴからの送信を禁止することは、データ使用可能信
号が第１送受信器６９により発生されず（第２図参照）
、同期およびタイミング制御装置９０がライン１６６に
同期信号を発生し、受信アドレスカウンタ１３２をリセ
ットすることを意味する。ＵＡＲＴＩ ９２がデータ使
用可能信号をライン２２０１こ送信すると、フリツプフ
ロツプ２２２が主クロックパルスに応動し「 ライン２
２８に誤り信号が出力されていないときにはゲート２２
６を介してライン２２４にデータクロック信号を発生す
る。

データクロツク信号はフリツプフロップ記憶装置１ ７
８の時を刻み、ＵＡＲＴから得られる情報バイトを記憶
させる。次の主クロツクパルスにより、フリツプフロツ
プ２３０はライン２３２にデータリセット信号を発生し
、この信号は受信アドレスカウンタ２３４のクロツク信
号となる。さらに、データリセット信号はＵＡＲＴのリ
セットデータ使用可能入力に加えられる。２つの別の主
クロックパルスが発生された後、ライン２３２にデータ
リセット信号が発生されなくなると、システムは別のデ
ータが使用可能となるように準備する。

次のデータ使用可能信号が到来すると、データクロック
信号によりＵＡＲＴの出力信号は受信アドレスカウンタ
２３４から発生される新しいアドレスにより指定される
フリップフロップ記憶装置に転送される。この処理は、
第１送受信器６９がその送信サイクルをすべて完了して
遅延モ−ドに移るまで続けられる。遅延モードにおいて
は、ライン２２０１こデータ使用可能信号が発生されず
、同期カウンタ２３６は第２所定数のポークロックパル
スにより計数可能となる。このようになると、同期カウ
ンタ２３６はライン２３８に出力を発生し、受信アドレ
スカウン夕２３４をリセットする。第４図は制御装置４
４が計算機数値制御装置により構成された場合の制御装
置インターフェース回路５２（第１図）の要素を示す詳
細ブ。

ック図である。この場合、送信器マルチプレクサ６４は
、送信アドレス発生器２４０と、受信器送信器インター
フェース回路２４４内に包含される送信信号ＲＡＭ２４
２とからなっている。同様に、受信器マルチプレクサ６
４は受信アドレス発生器と、ＲＡＭ２４８と、比較器２
５０とからなっている。計算機インターフェース回路２
５２は計算機数値制御装置中の入出力インターフェース
回路を示し「送受信器インターフェース回路２４４と計
算機との間で機械制御信号のインターフェースを行うも
のである。

計算機数値制御装置により発生される入力信号の状態は
計算機からライン２５６に与えられるクロック入力信号
に応じて単位時間あたり８ビットずつ先入先出（ＦＩＦ
Ｏ）記憶装置２５４にロードされる。ＦＩＦＯデータカ
ウンタ２５８はＦＩＦＯ記憶装置２５４中の全体バイト
数を示す第１出力２６０を有する。この信号はライン２
６２の入力準備信号と組合わされて計算機に帰還されい
つ次のクロツク入力信号がライン２５６に発生されるべ
きかを決定する。ＦＩＦＯデータカウンタ２５８はまた
ＦＩＦＯが少くとも１６ゞィトの情報を含むことを示す
信号をライン２６２に発生する。送信アドレス発生器２
４川ま、送信アドレスカウン夕２６４と、ＲＡＭ入力制
御装置２６６と、ＲＡＭ出力制御装置２６８とから構成
される。送信信号ＲＡＭ２４２は１６ゞィトの記憶装置
である。従って、送信信号をＲＡＭ２４２全体にロード
するためには、少くとも１８ゞイトの情報がＦＩＦＯ記
憶装置２５４に入力されなければならない。ＦＩＦＯが
ライン２７０１こ出力、準備信号を発生すると、ＲＡＭ
入力制御装置２６６はライン２７２にクロック信号を発
生して、送信信号ＲＡＭ２４２の書き込み入力の時を刻
む。次に、ＲＡＭ入力制御装置２６６はライン２７４に
クロツク出力信号を発生してＦＩＦＯ記憶装置２５４の
時を刻む。さらに、ＲＡＭ入力制御装置２６６は送信ア
ドレスカゥンタ２６４のカウントを増加させ、送信信号
ＲＡＭ２４２全体をロードする。送信アドレスカウンタ
２６４がサイクル全体にわたってカウントを終了すると
、ライン２７６にＬＣ信号を発生する。ＲＡＭ２４２は
ＵＡＲＴの送信サイクルの後遅延時間の間ＦＩＦＯから
のみロードされることに留意されたい。このことは、ラ
イン２７８の送信信号により行われる。遅延モードでな
いときには、ＵＡＲＴ２７５と送受信器２４５はライン
２８０‘こ送信バッファレジスタ空信号を発生する。こ
の信号に応じて、ＲＡＭ出力制御装置２６８はＵＡＲＴ
２７５のストローブ入力に接続されるライン２８２に出
力信号を発生する。これにより、送信信号ＲＡＭ２４２
から８個の入力信号の出力状態がＵＡＲＴ２７５に転送
される。また、Ｒ仙４出力制御装置２６８は送信アドレ
スカゥンタ２６４のカウントを増加させるように動作す
る。ＴＢＲＥ信号が再び生じると、信号の別のバイトが
ＵＡＲＴに伝送される。送信信号ＲＡＭ中のすべての信
号がＵＡＲＴに伝送されると、ＵＡＲＴはこれらの信号
を送受信器６９へ送信するとともにライン２８４遠信レ
ジス夕空信号を送信する。

この信号によりゲート２８６がフリツプフロツプ２８８
をリセットする信号を再成し、ライン２７８に送信信号
を発生させないようにする。また「 これにより、遅延
カウン夕２９０のリセット状態が解除され、遅延カウン
タはクロツク回路２９４からライン２９２に与えられる
第１所定数のポークロックパルスを計数する。この間、
ＲＡＭ入力制御装置２６６は送信信号ＲＡＭ２４２がＦ
ＩＦＯ記憶装置２５４により再びロードされるように動
作する。また、遅延時間の間、送信信号が発生されなく
なる一方、同期カウンタ１６４がライン１６６に同期信
号を発生し機械コントローラインターフェース５０の受
信器マルチプレクサ５・６内の受信アドレスカウンタ１
３２をリセットする。同期およびタイミング制御装置２
８１内のサイクルカウンタ２９６はライン２９２のポー
クロックパルスに応動する。

ＵＡＲＴ２７５がライン２９８にデータ使用可能信号を
発生し、フリップフロツプ３００がリセツトされると、
サイクルカウンタ２９６のリセット状態が解除され、サ
イクルカウンタはライン３０２にクロツク１信号を発生
する。比較器２５０は受信信号ＲＡＭ２４８の出力をＵ
ＡＲＴ２７５の現在の出力とを比較する。これら出力が
同一の場合、ＵＡＲＴは計算機に何ら新しし、情報を与
えず、従って、割込みが起こらない。しかし、比較器が
現在のＵＡＲＴ出力と受信信号ＲＡＭ記憶装置の出力に
より示される前のＵＡＲＴ出力の間に差があることを検
出すると、比較器２５０は計算機に接続されているライ
ン３０８に比較÷敦信号を発生しない。ライン２９２に
次のクロックパルスが発生されると、サイクルカウンタ
はライン３１０にクロック２信号を発生する。クロック
２信号により、現在のＵＡＲＴ出力が受信信号ＲＡＭ２
４８に書き込まれ、クロック入力信号が計算機インター
フェース回路２５２内のＦＩＦ０３１２に加えられ、そ
の中に現在のＵＡＲＴ出力が記憶される。次のクロック
パルスにより、力ウンタ２９６はライン３１４にクロッ
ク３信号を発生する。クロツク３信号により、ＵＡＲＴ
２７５にリセットデータ使用可能入力が与えられ、受信
アドレス信号発生器２４６内の受信アドレスカウンタ３
１６にクロック入力が与えられる。このとき、ＦＩＦＯ
記億装置３１２がラィン３１６に入力準備信号を発生し
ない場合には「ゲ−ト３１８はＦＩＦＯ誤り信号を発生
してこれを計算機に加える。ＦＩＦＯ記憶装置３１２が
ロードされている間「計算機はライン３２２の出力準備
信号に応じて非同期的にライン３２０に転送信号を発生
し、ＦＩＦＯ記憶装置３１２の出力データが計算機に与
えられる。

さらに、受信アドレスカウンタはその最大カウントまで
計数してし、ないので、フリップフロップ３００はリセ
ット信号を発生しない。従って、クロック３信号がデー
タ使用可能信号の発生を停止させ、これによりサイクル
カウンタ２９６がリセットされる。そして、次にデータ
使用可能信号が発生されると、サイクルカウンタ２９６
のリセット状態が解除され、サイクルカウン夕２９６は
次の情報バイトのクロツク信号となる別のクロックパル
ス列を発生し、これを受信信号ＲＡＭ２４８とＦＩＦＯ
記憶装置３１２に与え、受信アドレスカウンタのカウン
トを増加させる。このような処理は、受信アドレスカウ
ンタが最大カウント１６に到達するまで続けられ、受信
アドレスカウンタはそのカウントが最大カウントとなる
と、ライン３２４に信号を発生し、この信号はフリツプ
フロップ３００の入力に加えられる。次のクロック３信
号が発生されると、フリップフロップ３０川ま出力を発
生し、フリップフロップ３０６とサイクルカウンタ２９
６をリセットする。このとき、送受信器６９は第１所定
数だけポークロックパルスを遅延させる。従って、同期
カウンタ３２６は第２所定数だけボ−クロックパルスを
カウントし、ライン３２８に出力を発生し、フリツプフ
ロツプ３００をリセットし、ライン３３川こリセット信
号を発生し、ＦＩＦＯ記憶装置３１２をリセットする。
受信動作サイクルの間、その動作サイクル全体にわたっ
て比較器がライン３０４に比較一致信号を発生しなけれ
ば、フリップフロップ３０６はセットされることがなく
、従って、ライン３０８に比較一致信号が発生されない
。これにより、計算機はＦＩＦＯ記憶装置３１２の現在
の内容が取消されたことを知る。以上、図面に示された
本発明の好ましい実施例について詳述したが、本発明は
この好ましい実施例のみにまた上記詳細説明に限定され
るものではなく、本発明は特許請求の範囲に記載された
思想および範囲におけるすべての変形、置換、等価物を
含むものである。

【図面の簡単な説明】

第１図はプログラマブル機械機能コントローフとこの機
械機能コントローラと別の制御装置とを相互接続する接
続インターフェース装置とを示す概略ブロック図、第２
図ａおよび第２図ｂはこれらを互に結合線に沿って結合
させることにより接続インターフェース装置を示す詳細
ブ。 ック図、第３図はハードワィャド数値制御装置に結合し
て使用される制御装置インターフェース回路の一例を示
す詳細ブロック図、第４図は計算機数値制御装置と結合
して使用される制御装置インターフェース回路の第２の
例を示す詳細ブロック図である。〔符号説明〕、５４，
６０……送受信器、５８，６４・・・・・・送信器マル
チプレクサ、６２，５６・・・・・・受信器マルチプレ
クサ、８０，９４・・・・・・送信アドレス・マルチプ
レクサ、８２・・・・・・接続アドレス・マルチプレク
サ、８４・・・・・・送信アドレス発生器、９６・・・
・・・受信アドレス発生器。 第′図第３図 賓客２図Ｑ 第２図り 第４図

Claims (1)

【特許請求の範囲】
1. １ 機械用の制御装置と機械に関連し遠隔配設された非
   同期動作のプログラマブル機械機能コントローラとの間
   で機械機能を表わす入力及び出力信号状態を転送する多
   重処理装置であって、前記制御装置は単一データビツト
   入力信号状態を発生しかつ該制御装置と入力及び出力信
   号状態を通信するＩ／Ｏインターフエースに接続されて
   おり、前記コントローラは単一データビツト出力信号状
   態を発生しかつ該コントローラと入力及び出力信号状態
   を通信する単一データビツト接続バスに接続されている
   多重処理装置において、（ａ） 前記コントローラに配
   設されかつ電気的に接続された第１の送受信器５４と、
   該第１の送信受信器は前記コントローラ及び前記制御装
   置と非同期的に動作し、連続的に発生する送信サイクル
   中に出力信号状態を送信しかつ入力信号状態を受信する
   、（ｂ） 前記制御装置に配設されかつ前記制御装置と
   前記第１の送受信器との間に電気的に接続された第２の
   送受信器６０と、該第２の送受信器は、前記制御装置と
   非同期的に動作し、前記コントローラ及び前記第１の送
   受信器は連続的に発生する送信サイクル中に入力信号状
   態を送信しかつ出力信号状態を受信し、これにより現在
   の入力及び出力信号状態が前記第１及び第２の送受信器
   間の実質的距離を転送される、（ｃ） 前記コントロー
   ラに応答する入力及び前記第１の送受信器に接続された
   出力を有し、前記コントローラの動作に無関係に前記第
   １の送受信器の送信サイクルの開始を制御し、かつ接続
   バス及び前記第１の送受信器間に入力及び出力信号状態
   を転送する第１のインターフエース回路５６，５８と、
   （ｄ） 前記第２の送受信器及び前記制御装置間に接続
   され、前記制御装置の動作に無関係に前記第２の送受信
   器の送信サイクルの開始を制御し、かつ前記Ｉ／Ｏイン
   ターフエース及び前記第２の送受信器間で入力及び出力
   信号状態を転送する第２のインターフエース回路６２，
   ６４と、から成ることを特徴とする多重処理装置。