JPS607307B2 - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS607307B2 JPS607307B2 JP18690480A JP18690480A JPS607307B2 JP S607307 B2 JPS607307 B2 JP S607307B2 JP 18690480 A JP18690480 A JP 18690480A JP 18690480 A JP18690480 A JP 18690480A JP S607307 B2 JPS607307 B2 JP S607307B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- access request
- register
- control
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は処理装置と入出力装置等との間の情報を転送す
るバスを制御するバス制御方式に関するものである。
るバスを制御するバス制御方式に関するものである。
処理装置（以下ＣＰＵと呼ぶ）、主記憶レジスタ群、入
出力装置（以下１／０と呼ぶ）等が共通バスで結ばれた
処理システムにおけるＤＭＡ（直列メモリアクセス）制
御方式では、１／０側からのバスアクセス要求（主記憶
利用の）は処理装置側からのバスァクセス要求に優先す
る方式が一般に採用されている。
出力装置（以下１／０と呼ぶ）等が共通バスで結ばれた
処理システムにおけるＤＭＡ（直列メモリアクセス）制
御方式では、１／０側からのバスアクセス要求（主記憶
利用の）は処理装置側からのバスァクセス要求に優先す
る方式が一般に採用されている。
従来方式において、処理装置からのバスアクセス要求の
一つにレジスタ群へのアクセスがあるが、レジスタ群に
はＣＰＵ制御レジスタと１／０制御レジスタとがあり、
前記バスアクセス要求は何れのレジス外こ関するものか
を判別する必要がある。この判別には例えば８仇ｓ（ナ
ノ秒）を要するが、この例において、処理装置からのバ
ス要求を受付けてバスの使用を許諾するまでは少くも８
仇 ｓ以上（判別所要時間）を要することになる。この
従来方式では、処理装置からのバス要求を受付けた直後
に１／０側からのバス要求があっても、これは待機せし
められる方式となっており、折角１／０側のバスアクセ
ス要求に優先権が与えられていても、それが生かされて
いない欠点があった。本発明は上記の欠点を解決するた
めになされたもので１／０側からのバスアクセス要求の
優先順位を、さらに高めるバス制御方式の提供を目的と
している。本発明は、処理装置（ＣＰＵ）と、主記憶装
置と、バス制御部と、レジス夕群（ＣＰＵ制御レジスタ
及び１／０制御レジスタ）とが共通バスで結ばれた処理
システムのバス制御方式において、前記バス制御部が前
記ＣＰＵから発せられた前記レジスタに対する第１のバ
スアクセス要求を受理し該第１のバスアクセス要求に対
し前記共通バスの許諾した後、アクセス要求がどの入出
力装置へのアクセス要求かを判別中に前記１／０制御レ
ジスタ側から発せられた第２のバスアクセス要求を検出
したとき、前記第１のバスアクセス要求に対する前記共
通バス使用の許諾を取消し、前記第２のバスアクセス要
求に対し該共通バス使用の許諾を与える手段を備えたこ
とを特徴とするバス制御方式である。
一つにレジスタ群へのアクセスがあるが、レジスタ群に
はＣＰＵ制御レジスタと１／０制御レジスタとがあり、
前記バスアクセス要求は何れのレジス外こ関するものか
を判別する必要がある。この判別には例えば８仇ｓ（ナ
ノ秒）を要するが、この例において、処理装置からのバ
ス要求を受付けてバスの使用を許諾するまでは少くも８
仇 ｓ以上（判別所要時間）を要することになる。この
従来方式では、処理装置からのバス要求を受付けた直後
に１／０側からのバス要求があっても、これは待機せし
められる方式となっており、折角１／０側のバスアクセ
ス要求に優先権が与えられていても、それが生かされて
いない欠点があった。本発明は上記の欠点を解決するた
めになされたもので１／０側からのバスアクセス要求の
優先順位を、さらに高めるバス制御方式の提供を目的と
している。本発明は、処理装置（ＣＰＵ）と、主記憶装
置と、バス制御部と、レジス夕群（ＣＰＵ制御レジスタ
及び１／０制御レジスタ）とが共通バスで結ばれた処理
システムのバス制御方式において、前記バス制御部が前
記ＣＰＵから発せられた前記レジスタに対する第１のバ
スアクセス要求を受理し該第１のバスアクセス要求に対
し前記共通バスの許諾した後、アクセス要求がどの入出
力装置へのアクセス要求かを判別中に前記１／０制御レ
ジスタ側から発せられた第２のバスアクセス要求を検出
したとき、前記第１のバスアクセス要求に対する前記共
通バス使用の許諾を取消し、前記第２のバスアクセス要
求に対し該共通バス使用の許諾を与える手段を備えたこ
とを特徴とするバス制御方式である。
以下本発明を図面によって説明する。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例を説明するタイムチャートであり
、１は処理装置（ＣＰＵ）、２は主記憶装置、３はＣＰ
Ｕ制御レジスタ、４，９はしジス夕、５は判別回路、６
は制御回路、７，１０，１２は検出回路、８は遅延回路
、１１は１／０制御レジスタ、１３はパルス回路、Ａ，
Ｂは共通バス、ＣＬはクロックパルス、Ｄは検出信号、
Ｅは制御信号、ａ，ｃ，ｃ，，ｃ２はアクセス要求信号
、ｆ，ｈは許諾信号、ｇは出力信号、ｔ，，ｔ２，ｔ３
，し，ｔ５，ｋ‘ま時刻である。第１図における判別回
路５はその判別動作終了までに８仇ｓ以上を必要とし、
このため遅延回路８の遅延時間は８仇ｓに設定しておく
。なお共通バスＡ（以下Ａバスと呼ぶ）は共通バスＢ（
以下Ｂバスと呼ぶ）よりも高速のバスである。第１図に
おいて、ＣＰＵＩから発するバスアクセス要求信号ｃに
は２種類あり、その第１はＡバスのみに対するアクセス
要求ｃ，（すなわち主記憶装置２又はＣＰＵ制御レジス
タ３に対するもの）であり、第２はＢバスに対するアク
セス要求ｃ２（１／０制御レジスタに対するもの）であ
る。従ってアクセス要求ｃが上記第ｌ ｃ，又は第２
ｃ２の何れであるかを判別する必要があり、これを判別
するために判別回路５は８皿ｓ以上を要する。第２図に
示すように、時刻ｔ，にアドレス要求信号ｃがレジス夕
４にセットされると、検出回路７がこれを検出し許諾信
号ｆを時亥比２に発すると共に遅延回路８をトリガーす
る。一方、１／０側（１／０制御レジスタ１１）からは
アクセス要求ａが時刻りこ発せられ、これがレジスタ９
にセツトされる。検出回路１２は、このアクセス要求ａ
を検出しても、許諾信号ｈの発信は保留する（Ａバスに
対する許諾信号ｆが発信済みのため）。前記時亥比２よ
り８仇ｓを経過した時刻ｔ４に、遅延回路８に出力信号
ｇが発せられ、これが検出回路１０に入力される。検出
回路１０は、この時点ｔ４で、許諾信号ｆ（発信済み）
としジスタ９のアクセス要求信号ａとを検出すると検出
信号Ｄを発する。検出信号Ｄは検出回路７を制御して前
記許諾信号ｆを停止（時刻ｔ５）せしめると共に、制御
回路６における制御信号Ｅの発生も停止せしめる。一方
、検出信号Ｄは検出回路１２に達し許諾信号ｈを時刻ｋ
‘こ発せしめ、１／０側に対しＡバスの使用を許可する
。以上のように本発明は、ＣＰＵ側と１／０側とからの
バスアクセス要求が競合し、僅かの時間遅れで１／０側
のアクセス要求が到来したときは、その遅れが所定時間
以内であれば、１／０側のアクセス要求を優先せしめる
ものであり、処理システムの処理効率を向上しうる利点
を有する。
図は本発明の一実施例を説明するタイムチャートであり
、１は処理装置（ＣＰＵ）、２は主記憶装置、３はＣＰ
Ｕ制御レジスタ、４，９はしジス夕、５は判別回路、６
は制御回路、７，１０，１２は検出回路、８は遅延回路
、１１は１／０制御レジスタ、１３はパルス回路、Ａ，
Ｂは共通バス、ＣＬはクロックパルス、Ｄは検出信号、
Ｅは制御信号、ａ，ｃ，ｃ，，ｃ２はアクセス要求信号
、ｆ，ｈは許諾信号、ｇは出力信号、ｔ，，ｔ２，ｔ３
，し，ｔ５，ｋ‘ま時刻である。第１図における判別回
路５はその判別動作終了までに８仇ｓ以上を必要とし、
このため遅延回路８の遅延時間は８仇ｓに設定しておく
。なお共通バスＡ（以下Ａバスと呼ぶ）は共通バスＢ（
以下Ｂバスと呼ぶ）よりも高速のバスである。第１図に
おいて、ＣＰＵＩから発するバスアクセス要求信号ｃに
は２種類あり、その第１はＡバスのみに対するアクセス
要求ｃ，（すなわち主記憶装置２又はＣＰＵ制御レジス
タ３に対するもの）であり、第２はＢバスに対するアク
セス要求ｃ２（１／０制御レジスタに対するもの）であ
る。従ってアクセス要求ｃが上記第ｌ ｃ，又は第２
ｃ２の何れであるかを判別する必要があり、これを判別
するために判別回路５は８皿ｓ以上を要する。第２図に
示すように、時刻ｔ，にアドレス要求信号ｃがレジス夕
４にセットされると、検出回路７がこれを検出し許諾信
号ｆを時亥比２に発すると共に遅延回路８をトリガーす
る。一方、１／０側（１／０制御レジスタ１１）からは
アクセス要求ａが時刻りこ発せられ、これがレジスタ９
にセツトされる。検出回路１２は、このアクセス要求ａ
を検出しても、許諾信号ｈの発信は保留する（Ａバスに
対する許諾信号ｆが発信済みのため）。前記時亥比２よ
り８仇ｓを経過した時刻ｔ４に、遅延回路８に出力信号
ｇが発せられ、これが検出回路１０に入力される。検出
回路１０は、この時点ｔ４で、許諾信号ｆ（発信済み）
としジスタ９のアクセス要求信号ａとを検出すると検出
信号Ｄを発する。検出信号Ｄは検出回路７を制御して前
記許諾信号ｆを停止（時刻ｔ５）せしめると共に、制御
回路６における制御信号Ｅの発生も停止せしめる。一方
、検出信号Ｄは検出回路１２に達し許諾信号ｈを時刻ｋ
‘こ発せしめ、１／０側に対しＡバスの使用を許可する
。以上のように本発明は、ＣＰＵ側と１／０側とからの
バスアクセス要求が競合し、僅かの時間遅れで１／０側
のアクセス要求が到来したときは、その遅れが所定時間
以内であれば、１／０側のアクセス要求を優先せしめる
ものであり、処理システムの処理効率を向上しうる利点
を有する。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例を説明するタイムチャートであり
、図中に用いた符号は次の通りである。 １は処理装置（ＣＰＵ）、２は主記憶装置、３はＣＰＵ
制御レジスタ、４，９はしジス夕、５は判別回路、６は
制御回路、７，１０，１２は検出回路、８は遅延回路、
１１は１／０制御レジスタ、１３はパルス回路、Ａ，Ｂ
は共通バス、ＣＬはクロックパルス、Ｄは検出信号、Ｅ
は制御信号、ａ’Ｃ’ＣＩ’Ｃ２はアクセス要求信号、
ｆ，ｈは許諾信号、ｇは出力信号、ち，ｔ２，上３，ｔ
４，ヒ，ｔ６は時刻を示す。 努ー図 第２図
図は本発明の一実施例を説明するタイムチャートであり
、図中に用いた符号は次の通りである。 １は処理装置（ＣＰＵ）、２は主記憶装置、３はＣＰＵ
制御レジスタ、４，９はしジス夕、５は判別回路、６は
制御回路、７，１０，１２は検出回路、８は遅延回路、
１１は１／０制御レジスタ、１３はパルス回路、Ａ，Ｂ
は共通バス、ＣＬはクロックパルス、Ｄは検出信号、Ｅ
は制御信号、ａ’Ｃ’ＣＩ’Ｃ２はアクセス要求信号、
ｆ，ｈは許諾信号、ｇは出力信号、ち，ｔ２，上３，ｔ
４，ヒ，ｔ６は時刻を示す。 努ー図 第２図
Claims (1)
- １ 処理装置（ＣＰＵ）と、主記憶装置と、複数の入出
力装置とバス制御部とが共通バスで結ばれた処理システ
ムのバス制御方式において、前記バス制御部が前記処理
装置から発せられた第１のバスアクセス要求を受理し、
該第１のバスアクセス要求に対し前記共通バスの使用を
許諾したのち、前記バス制御部においてどの入出力装置
へのバスアクセス要求かを判別中に前記入出力装置から
発せられた第２のバスアクセス要求を受理したとき、前
記第１のバスアクセス要求に対する共通バスの使用を取
消し、前記第２のバスアクセス要求に対し、前記共通バ
ス使用の許諾を与える手段を備えたことを特徴とするバ
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18690480A JPS607307B2 (ja) | 1980-12-26 | 1980-12-26 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18690480A JPS607307B2 (ja) | 1980-12-26 | 1980-12-26 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109026A JPS57109026A (en) | 1982-07-07 |
| JPS607307B2 true JPS607307B2 (ja) | 1985-02-23 |
Family
ID=16196711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18690480A Expired JPS607307B2 (ja) | 1980-12-26 | 1980-12-26 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607307B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777851B2 (ja) * | 1985-12-21 | 1995-08-23 | トヨタ自動車株式会社 | 車両の駆動出力制御装置 |
-
1980
- 1980-12-26 JP JP18690480A patent/JPS607307B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109026A (en) | 1982-07-07 |
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