JPS608638B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS608638B2 JPS608638B2 JP50095591A JP9559175A JPS608638B2 JP S608638 B2 JPS608638 B2 JP S608638B2 JP 50095591 A JP50095591 A JP 50095591A JP 9559175 A JP9559175 A JP 9559175A JP S608638 B2 JPS608638 B2 JP S608638B2
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- gate
- voltage
- transistor
- circuit
- flip
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は記憶装置として用いる絶縁ゲート型電界効果
トランジスタ回路に関する。
トランジスタ回路に関する。
記憶装置の理想的機能は情報の書込・謙出速度が高速で
あるとともに情報が不揮発性であることである。
あるとともに情報が不揮発性であることである。
従来、浮遊ゲート型もしくは二重絶縁膜ゲート型電界効
果トランジスタを用いた半導体記憶装置は１ビット当り
の書込時間ｔに１マイクロ秒〜１ミリ秒を要し、大容量
の記憶装置ではＮビットを書込むのに、Ｎ・ｔの書込時
間が必要とされていた。このような記憶装置は理想的で
ないだけでなく汎用的な機能としての欠陥を持ち、量産
性を高めて経済性の優れた半導体記憶装置を実現するた
めに不都合が多い。この発明の目的は汎用的機能を有す
る半導体記憶装置を提供することにある。
果トランジスタを用いた半導体記憶装置は１ビット当り
の書込時間ｔに１マイクロ秒〜１ミリ秒を要し、大容量
の記憶装置ではＮビットを書込むのに、Ｎ・ｔの書込時
間が必要とされていた。このような記憶装置は理想的で
ないだけでなく汎用的な機能としての欠陥を持ち、量産
性を高めて経済性の優れた半導体記憶装置を実現するた
めに不都合が多い。この発明の目的は汎用的機能を有す
る半導体記憶装置を提供することにある。
この発明の他の目的は情報の書込・謙出動作が従来のラ
ンダム・アクセス・メモリ・デバイス（ＲＡＭ）と同様
に高速で行なわれ、且つ蓄積された情報を不揮発的に保
持することのできる半導体記憶装置を提供することにあ
る。
ンダム・アクセス・メモリ・デバイス（ＲＡＭ）と同様
に高速で行なわれ、且つ蓄積された情報を不揮発的に保
持することのできる半導体記憶装置を提供することにあ
る。
この発明によれば、複数の行線と複数の列線とが形成す
るマトリクス交点にそれぞれフリップ・フロップ回路か
ら成るメモリセルを配置し、前記行線および列線を選択
して所定のメモリセルへの情報の送受を行う記憶装置に
おいて、前記フリップ・フロップ回路の駆動トランジス
タの少くとも一方がゲート絶縁膜中に電荷を捕獲し蓄積
する機能を有するメモリトランジスタであることを特徴
とする半導体装置が得られる。
るマトリクス交点にそれぞれフリップ・フロップ回路か
ら成るメモリセルを配置し、前記行線および列線を選択
して所定のメモリセルへの情報の送受を行う記憶装置に
おいて、前記フリップ・フロップ回路の駆動トランジス
タの少くとも一方がゲート絶縁膜中に電荷を捕獲し蓄積
する機能を有するメモリトランジスタであることを特徴
とする半導体装置が得られる。
この発明の記憶装置は、メモリセルがフリップ・フロッ
プ回路で構成されるため、ＲＡＭとしての情報の高速書
込・諸出を行うことができる。
プ回路で構成されるため、ＲＡＭとしての情報の高速書
込・諸出を行うことができる。
又駆動トランジスタが電荷蓄積機能を有するため、書込
動作でフリップ・フロップ回路が保持している情報を不
揮発性記憶することができる。この不揮発性記憶に要す
る時間は後述するように他のメモリセルと同時に一勢に
行なわれるため、大容量の記憶装置においても全ビット
書込時間が１マイクロ秒〜１ミリ秒程度の短時間に完了
する。次にこの発明の特徴をより良く理解するため、こ
の発明の実施例につき図を用いて説明する。第１図はこ
の発明の一実施例の回路図を示す。この実施例は複数対
の行線Ｄ，，Ｄ，，Ｄ２，Ｄ２と複数の列線Ｗ，，Ｗ２
とが形成するマトリクス交点にそれぞれ後述するフリッ
プ。フロップ回路を含むメモリセルＭ，．，Ｍ，２，Ｍ
２，，地２を配置している。行線Ｄ，，Ｄ，および，Ｄ
２，Ｄ２ は互いに相補的信号線であり、メモリセルと
の相補的信号の送受に寄与する。第２図は第１図の実施
例のメモリセルの回路図である。
動作でフリップ・フロップ回路が保持している情報を不
揮発性記憶することができる。この不揮発性記憶に要す
る時間は後述するように他のメモリセルと同時に一勢に
行なわれるため、大容量の記憶装置においても全ビット
書込時間が１マイクロ秒〜１ミリ秒程度の短時間に完了
する。次にこの発明の特徴をより良く理解するため、こ
の発明の実施例につき図を用いて説明する。第１図はこ
の発明の一実施例の回路図を示す。この実施例は複数対
の行線Ｄ，，Ｄ，，Ｄ２，Ｄ２と複数の列線Ｗ，，Ｗ２
とが形成するマトリクス交点にそれぞれ後述するフリッ
プ。フロップ回路を含むメモリセルＭ，．，Ｍ，２，Ｍ
２，，地２を配置している。行線Ｄ，，Ｄ，および，Ｄ
２，Ｄ２ は互いに相補的信号線であり、メモリセルと
の相補的信号の送受に寄与する。第２図は第１図の実施
例のメモリセルの回路図である。
この実施例では、ゲートが互いに他のドレィンに接続し
ソースが共通の接地端子に結合する２個の駆動トランジ
スタＱ。．，Ｑ。２と、各駆動トランジスタＱｏ，，Ｑ
ｏ２の負荷素子として駆動トランジスタのドレィンと電
源端子Ｖｏにそれぞれぞれソースおよびドレィンが結合
しケントが共通にケント端子Ｖｃに接続する２個の負荷
トランジスタＱＬ，？ＱＬ２とでフリップ。
ソースが共通の接地端子に結合する２個の駆動トランジ
スタＱ。．，Ｑ。２と、各駆動トランジスタＱｏ，，Ｑ
ｏ２の負荷素子として駆動トランジスタのドレィンと電
源端子Ｖｏにそれぞれぞれソースおよびドレィンが結合
しケントが共通にケント端子Ｖｃに接続する２個の負荷
トランジスタＱＬ，？ＱＬ２とでフリップ。
フロップ回路が構成される。又、入出力信号を送受する
接点である駆動トランジスタＱＤ，ｙ Ｑｏ２のドレィ
ンには、それぞれの結合トランジスタＱＴ，，Ｑｒ２の
ドレインもしくはソースの一方が結合し他方は行線Ｄ，
Ｄにそれぞれ結合する。この結合トランジスタＱＴ，，
ＱＴ２のゲートは共通に列線Ｗに接続する。各トランジ
スタの基体ゲートは同一の基体端子ＳＢである。駆動ト
ランジスタＱｏ，？Ｑｏ２のゲート構造には浮遊ゲート
が含まれ、この浮遊ゲートに影響を及ぼす低耐圧ダイオ
ードＤ，，Ｄ２がドレイン接合の少くとも一部に設けら
れている。このダイオードの陽極は基体端子ＳＢである
。第３図は第２図の駆動トランジスタおよび低耐圧ダイ
オードを説明する断面図である。
接点である駆動トランジスタＱＤ，ｙ Ｑｏ２のドレィ
ンには、それぞれの結合トランジスタＱＴ，，Ｑｒ２の
ドレインもしくはソースの一方が結合し他方は行線Ｄ，
Ｄにそれぞれ結合する。この結合トランジスタＱＴ，，
ＱＴ２のゲートは共通に列線Ｗに接続する。各トランジ
スタの基体ゲートは同一の基体端子ＳＢである。駆動ト
ランジスタＱｏ，？Ｑｏ２のゲート構造には浮遊ゲート
が含まれ、この浮遊ゲートに影響を及ぼす低耐圧ダイオ
ードＤ，，Ｄ２がドレイン接合の少くとも一部に設けら
れている。このダイオードの陽極は基体端子ＳＢである
。第３図は第２図の駆動トランジスタおよび低耐圧ダイ
オードを説明する断面図である。
これらの回路素子は好ましくは比抵抗４０一肌のＰ型シ
リコン単結晶基体３０１の一表面の１仏程度の厚いＳｉ
０２の周辺酸化膜３０２に囲まれた活性領域に形成され
る。活性領域の基体表面には表面濃度約１ぴ１肌‐３、
接合深さ２〆のＮ型のソースおよびドレィン領域３０３
，３０４があり、これらの領域間の基体表面に３００Ａ
程度のＳｉ０２膜３０５を介して多結晶シリコンの浮遊
ゲート３０６が設けられている。浮遊ゲート３０６はさ
らに有効厚さで２０００ＡのＳｉ０２膜３０７で絶縁被
膜され、回路的導電結合を防止され、Ｓｉ０２膜３０７
を介してアルミニウムのゲート３０８と容量結合を有す
る。従ってこのゲート構造はゲート３０８と活性領域の
基体表面との間に二層の絶縁物によるゲート絶縁膜と、
ゲート絶縁膜中に埋込まれた浮遊ゲートを有する所謂Ｍ
ＯＳＯＳ構造である。ドレィン領域３０４は基体３０１
との間にＰＮ接合を形成するが、浮遊ゲートの直下の一
部に表面濃度約１ぴ７肌‐３のポロン受入領域３０９が
あり、これとの接合部に約１４Ｖの接合耐圧をもつＰＮ
接合ダイオードが形成されている。本来の約３０Ｖのド
レィン接合耐圧に比してこれは低耐圧ダイオードとして
寄与する。第４図は第３図に示したＭＯＳＯＳ構造のト
ランジスタの動作を示す特性図である。
リコン単結晶基体３０１の一表面の１仏程度の厚いＳｉ
０２の周辺酸化膜３０２に囲まれた活性領域に形成され
る。活性領域の基体表面には表面濃度約１ぴ１肌‐３、
接合深さ２〆のＮ型のソースおよびドレィン領域３０３
，３０４があり、これらの領域間の基体表面に３００Ａ
程度のＳｉ０２膜３０５を介して多結晶シリコンの浮遊
ゲート３０６が設けられている。浮遊ゲート３０６はさ
らに有効厚さで２０００ＡのＳｉ０２膜３０７で絶縁被
膜され、回路的導電結合を防止され、Ｓｉ０２膜３０７
を介してアルミニウムのゲート３０８と容量結合を有す
る。従ってこのゲート構造はゲート３０８と活性領域の
基体表面との間に二層の絶縁物によるゲート絶縁膜と、
ゲート絶縁膜中に埋込まれた浮遊ゲートを有する所謂Ｍ
ＯＳＯＳ構造である。ドレィン領域３０４は基体３０１
との間にＰＮ接合を形成するが、浮遊ゲートの直下の一
部に表面濃度約１ぴ７肌‐３のポロン受入領域３０９が
あり、これとの接合部に約１４Ｖの接合耐圧をもつＰＮ
接合ダイオードが形成されている。本来の約３０Ｖのド
レィン接合耐圧に比してこれは低耐圧ダイオードとして
寄与する。第４図は第３図に示したＭＯＳＯＳ構造のト
ランジスタの動作を示す特性図である。
この図の縦軸はトランジスタのゲート閥値ＶＴをドレィ
ン電圧＝５Ｖ、基体電位＝ソース電位＝ＯＶで測定した
値で示し、機軸にはドレィン電圧Ｖｏもしくは基体電位
ＶｓＢを示す。第３図のトランジスタは初期に約ＩＶの
ゲート閥値を示し、所定の基体電位ＶｓＢを１ミリ秒印
加したのちにゲ−ト闇値を測定すると、この図に破線４
１で示す如く負の基体電位ＶｓＢの絶対値の増大と共に
増加する傾向を示す。増加を開始する基体電圧はＰＮ接
合ダイオードの降服点からであり、アバランシェ降服時
の電子注入による負電荷蓄積と考えられる。又、増大し
たゲート関値は、基体とに−５Ｖの基体バイアスを与え
、ドレイン電圧Ｖｏを１ミリ秒間印加したのちに同様な
ゲート関値測定を行うことにより図に実線４２で示す如
くゲート閥値ＶＴを減少する。このゲート闇値の減少は
ＰＮダイオードのアバランシェ降服で正孔の寄与による
負電荷消失が浮遊ゲートから起るためと考えられる。こ
れらのゲート闇値変化はアバランシヱ降服時のゲート電
界に大きく依存し、負電荷蓄積時にはゲート電極に正電
圧を印加するとき印加電圧値だけゲート閥値の増大分が
大きくなる。
ン電圧＝５Ｖ、基体電位＝ソース電位＝ＯＶで測定した
値で示し、機軸にはドレィン電圧Ｖｏもしくは基体電位
ＶｓＢを示す。第３図のトランジスタは初期に約ＩＶの
ゲート閥値を示し、所定の基体電位ＶｓＢを１ミリ秒印
加したのちにゲ−ト闇値を測定すると、この図に破線４
１で示す如く負の基体電位ＶｓＢの絶対値の増大と共に
増加する傾向を示す。増加を開始する基体電圧はＰＮ接
合ダイオードの降服点からであり、アバランシェ降服時
の電子注入による負電荷蓄積と考えられる。又、増大し
たゲート関値は、基体とに−５Ｖの基体バイアスを与え
、ドレイン電圧Ｖｏを１ミリ秒間印加したのちに同様な
ゲート関値測定を行うことにより図に実線４２で示す如
くゲート閥値ＶＴを減少する。このゲート闇値の減少は
ＰＮダイオードのアバランシェ降服で正孔の寄与による
負電荷消失が浮遊ゲートから起るためと考えられる。こ
れらのゲート闇値変化はアバランシヱ降服時のゲート電
界に大きく依存し、負電荷蓄積時にはゲート電極に正電
圧を印加するとき印加電圧値だけゲート閥値の増大分が
大きくなる。
又、負電荷消失時には正電圧印加の電圧値だけゲート閥
値の減少が妨げられる。フリップ・フロップ回路では一
方の駆動トランジスタが他方より明らかに優勢にゲート
関値を増減し、共にドレィン電圧がＯＶのときには同一
のゲート関値に整う。第５図は第１図〜第４図に示した
実施例の動作波形の一例を示す。
値の減少が妨げられる。フリップ・フロップ回路では一
方の駆動トランジスタが他方より明らかに優勢にゲート
関値を増減し、共にドレィン電圧がＯＶのときには同一
のゲート関値に整う。第５図は第１図〜第４図に示した
実施例の動作波形の一例を示す。
初期においては、第１図の実施例は通常のスタティック
型ＲＡＭ動作を行い、書込時ｔｗに導入した情報を保持
して読出時ｔＲに行線に謙出信号を与える。これらの情
報の送受はドレィン電源電圧２０Ｖの印加状態で列線電
圧Ｖｗ、行線電圧Ｖｏ、負荷トランジスタのゲート電圧
ＶＧ、基体電圧ＶｓＢを図に示す如く印加して行なわれ
る。記憶装置内の全ビットに情報が導入されたのち、停
電事故もしくは必要に応じて情報を不揮発性に固定する
ことが好ましいときには不揮発性書込時ｔ側にゲート電
圧Ｖｃを増大し基体電圧を下降することにより全ビット
のフリツプ・フロップ回路内のそれぞれゲート電圧が低
い駆動トランジスタのゲート閥値が減少し、電源遮断後
にフリップ・フロッブ回路内には不平衡の復帰が起る。
即ち、電源再授入後のフリップ・フロップ回路はゲート
関値が減少している駆動トランジスタが常に導適状態と
なって読出時ｔＲ′に不揮発性書込以前と反転された出
力を行線に与える。この状態は固定記憶動作であるため
電源の有無に無関係にＲＯＭ動作を行い、再度のＲＡＭ
動作への複帰へは消去時ｔＥＲで基体電圧を−２０Ｖま
で下降することにより行う。この消去動作も記憶装置内
で全ビット一勢に行うことができてフリップ・フロップ
回路のゲート関値の減少しているトランジスタのみがゲ
ート電極に正電圧印加されているため有効にゲート閥値
を上昇して他方のトランジスタの特性と一致するように
なり、当初のＲＡＭ機能を回復する。第６図はこの発明
の一実施例の他の動作波形図を示す。
型ＲＡＭ動作を行い、書込時ｔｗに導入した情報を保持
して読出時ｔＲに行線に謙出信号を与える。これらの情
報の送受はドレィン電源電圧２０Ｖの印加状態で列線電
圧Ｖｗ、行線電圧Ｖｏ、負荷トランジスタのゲート電圧
ＶＧ、基体電圧ＶｓＢを図に示す如く印加して行なわれ
る。記憶装置内の全ビットに情報が導入されたのち、停
電事故もしくは必要に応じて情報を不揮発性に固定する
ことが好ましいときには不揮発性書込時ｔ側にゲート電
圧Ｖｃを増大し基体電圧を下降することにより全ビット
のフリツプ・フロップ回路内のそれぞれゲート電圧が低
い駆動トランジスタのゲート閥値が減少し、電源遮断後
にフリップ・フロッブ回路内には不平衡の復帰が起る。
即ち、電源再授入後のフリップ・フロップ回路はゲート
関値が減少している駆動トランジスタが常に導適状態と
なって読出時ｔＲ′に不揮発性書込以前と反転された出
力を行線に与える。この状態は固定記憶動作であるため
電源の有無に無関係にＲＯＭ動作を行い、再度のＲＡＭ
動作への複帰へは消去時ｔＥＲで基体電圧を−２０Ｖま
で下降することにより行う。この消去動作も記憶装置内
で全ビット一勢に行うことができてフリップ・フロップ
回路のゲート関値の減少しているトランジスタのみがゲ
ート電極に正電圧印加されているため有効にゲート閥値
を上昇して他方のトランジスタの特性と一致するように
なり、当初のＲＡＭ機能を回復する。第６図はこの発明
の一実施例の他の動作波形図を示す。
この図の電圧印加ではＲＡＭ動作に続く不揮発性書込時
ｔＮｗ′で基体電圧ＶｓＢのみをＯＶから−２０Ｖに下
降する。この電圧操作によれば全ビットのフリップ・フ
ロップ回路内部の導適状態にある駆動トランジスタのみ
が正電圧のゲート電圧の寄与でゲート閥値を増大し不平
衡のフリップ・フロップ回路機能を成す。この電圧波形
も不揮発性書込後の各メモリセルは読出時ｔＲ′に反転
出力を発生し固定記憶装置として動作する不揮発性書込
状態からの回復は第５図の書込時のように負荷トランジ
スタのゲート電圧を増大して駆動トランジスタのドレィ
ン電圧を電源電圧値附近にまで増大してドレィソ接合に
アバランシェ降服を生じ、且つ基体電圧を下降してゲー
ト閥値の増大している駆動トランジス外こ優勢に負電荷
消失を行いフリツプ・フロツプ回路機能を発生する。こ
れらの実施例によれば、ＲＡＭおよびＲＯＭ機能を有す
る記憶装置が得られる。
ｔＮｗ′で基体電圧ＶｓＢのみをＯＶから−２０Ｖに下
降する。この電圧操作によれば全ビットのフリップ・フ
ロップ回路内部の導適状態にある駆動トランジスタのみ
が正電圧のゲート電圧の寄与でゲート閥値を増大し不平
衡のフリップ・フロップ回路機能を成す。この電圧波形
も不揮発性書込後の各メモリセルは読出時ｔＲ′に反転
出力を発生し固定記憶装置として動作する不揮発性書込
状態からの回復は第５図の書込時のように負荷トランジ
スタのゲート電圧を増大して駆動トランジスタのドレィ
ン電圧を電源電圧値附近にまで増大してドレィソ接合に
アバランシェ降服を生じ、且つ基体電圧を下降してゲー
ト閥値の増大している駆動トランジス外こ優勢に負電荷
消失を行いフリツプ・フロツプ回路機能を発生する。こ
れらの実施例によれば、ＲＡＭおよびＲＯＭ機能を有す
る記憶装置が得られる。
又ＲＡＭに停電対策を施すことができる。更に記憶容量
の増大に無関係に高速で不揮発性書込を行う記憶装置が
得られる。第７図は上述の実施例に好適な検出回路図で
ある。
の増大に無関係に高速で不揮発性書込を行う記憶装置が
得られる。第７図は上述の実施例に好適な検出回路図で
ある。
この検出回路は通常の絶縁ゲート型電界効果トランジス
タを用いた第１のフリツプ・フロツプ回路Ｆ／ＦＩと、
メモリセルと同一回路構成の第２のフリツプ・フロツプ
回路Ｆ／Ｆ２と、ゲート回路Ｇを有する。ゲート回路Ｇ
は各フリップ・フロツプ回路の相補出力７１一７２，７
３−７４のアンド（ＡＮＤ）回路Ｋ，，Ｋ２と一方のア
ンド回路Ｋ２の出力を反転する反転回路１と、この反転
出力と他のアンド回路Ｋ，の出力の和（オアノ回路）を
含む。第２のフリップ・フロップ回路は通常は瞬時的に
与えられるリセット信号で第１のアンド回路Ｋ，を駆動
するため、メモリ回路部からの出力信号線Ｄ，Ｄの情報
はそのま）出力ｏｕｔに与えられる。メモリ回路部が不
揮発性書込されると同時に第２のフリップ・フロップ回
路Ｆ／Ｆ２も駆動トランジスタＱｏ，、Ｑ′ｏ２へのゲ
ート関値変化が生じ、信号線７３を通して第２のアンド
回路Ｋ２を駆動するようになるため、出力信号線の情報
は反転して出力ｏｕｔに導出され、本来の不揮発性書込
前後の読出情報を同一にすることができる。第８図はこ
の発明の他の実施例のメモリ回路部に好適な駆動トラン
ジスタの他のトランジスタ構造を示す。
タを用いた第１のフリツプ・フロツプ回路Ｆ／ＦＩと、
メモリセルと同一回路構成の第２のフリツプ・フロツプ
回路Ｆ／Ｆ２と、ゲート回路Ｇを有する。ゲート回路Ｇ
は各フリップ・フロツプ回路の相補出力７１一７２，７
３−７４のアンド（ＡＮＤ）回路Ｋ，，Ｋ２と一方のア
ンド回路Ｋ２の出力を反転する反転回路１と、この反転
出力と他のアンド回路Ｋ，の出力の和（オアノ回路）を
含む。第２のフリップ・フロップ回路は通常は瞬時的に
与えられるリセット信号で第１のアンド回路Ｋ，を駆動
するため、メモリ回路部からの出力信号線Ｄ，Ｄの情報
はそのま）出力ｏｕｔに与えられる。メモリ回路部が不
揮発性書込されると同時に第２のフリップ・フロップ回
路Ｆ／Ｆ２も駆動トランジスタＱｏ，、Ｑ′ｏ２へのゲ
ート関値変化が生じ、信号線７３を通して第２のアンド
回路Ｋ２を駆動するようになるため、出力信号線の情報
は反転して出力ｏｕｔに導出され、本来の不揮発性書込
前後の読出情報を同一にすることができる。第８図はこ
の発明の他の実施例のメモリ回路部に好適な駆動トラン
ジスタの他のトランジスタ構造を示す。
このトランジスタは第３図の構造に比してドレィン接合
に低耐圧のダイオードを持たない。か）る構造では浮遊
ゲート３０６の上面の多結晶シリコンの熱酸化で得られ
る約１０００人のＳｉ０２膜８０１を通して負電荷消失
が生じ、基体電圧を下降することにより約１び６肌‐３
の高濃度Ｐ型領域８０２のチャンネル領域への割込部か
ら電荷の回復が起る。第９図は第８図のトランジスタ構
造におけるゲート閥値ＶＴ−印加電圧Ｖｃ，ＶｓＢ特性
を示す。
に低耐圧のダイオードを持たない。か）る構造では浮遊
ゲート３０６の上面の多結晶シリコンの熱酸化で得られ
る約１０００人のＳｉ０２膜８０１を通して負電荷消失
が生じ、基体電圧を下降することにより約１び６肌‐３
の高濃度Ｐ型領域８０２のチャンネル領域への割込部か
ら電荷の回復が起る。第９図は第８図のトランジスタ構
造におけるゲート閥値ＶＴ−印加電圧Ｖｃ，ＶｓＢ特性
を示す。
ゲート電圧ＶＧの増大により浮遊ゲートは負電荷を失い
正電荷蓄積状態となるため実線９１に示すようにゲート
閥値ＶＴを下降する。又、基体電圧を下降するとゲート
闇値ＶＴは上昇傾向を示し、これらはそれぞれイオンド
リフト型および反転層降服型特性と呼ばれる。この実施
例のトランジスタは書込速度が低下するが、構造が簡易
である点で有利であり、第６図、第７図と同様な不揮発
性書込動作で正転状態の情報固定を行うことができる。
正電荷蓄積状態となるため実線９１に示すようにゲート
閥値ＶＴを下降する。又、基体電圧を下降するとゲート
闇値ＶＴは上昇傾向を示し、これらはそれぞれイオンド
リフト型および反転層降服型特性と呼ばれる。この実施
例のトランジスタは書込速度が低下するが、構造が簡易
である点で有利であり、第６図、第７図と同様な不揮発
性書込動作で正転状態の情報固定を行うことができる。
即ちへ書込前にゲート電圧が高く導適状態の駆動トラン
ジスタのゲート闇値がィオンドＩＪフト型効果で引き下
げられるため、不揮発性書込後も導適状態の情報を与え
る。この実施例のメモリ回路は第１図と全く同一‘こな
る。第１０図はこの発明の更に他の実施例に好適な駆動
トランジスタの断面図を示す。
ジスタのゲート闇値がィオンドＩＪフト型効果で引き下
げられるため、不揮発性書込後も導適状態の情報を与え
る。この実施例のメモリ回路は第１図と全く同一‘こな
る。第１０図はこの発明の更に他の実施例に好適な駆動
トランジスタの断面図を示す。
この実施例も第１図および第２図と同機な回路構成を備
え、駆動トランジス外こ第１０図のトランジスタを用い
る。このトランジスタもドレィン接合は通常のものであ
り、ゲート構造のみ前実施例と異る。浮遊ゲート３０６
′は無添加の半導電性の多結晶シリコンから成り、ァル
ミナ、シリコン窒化物のようなＳｉ０２膜３０５に比し
て高誘電率の絶縁膜１００１に覆われる。第１１図は第
１０図のトランジスタのゲート関値ＶＴ−ゲート電圧Ｖ
ｏもしくはドレィン電圧Ｖｏの特性を示す。
え、駆動トランジス外こ第１０図のトランジスタを用い
る。このトランジスタもドレィン接合は通常のものであ
り、ゲート構造のみ前実施例と異る。浮遊ゲート３０６
′は無添加の半導電性の多結晶シリコンから成り、ァル
ミナ、シリコン窒化物のようなＳｉ０２膜３０５に比し
て高誘電率の絶縁膜１００１に覆われる。第１１図は第
１０図のトランジスタのゲート関値ＶＴ−ゲート電圧Ｖ
ｏもしくはドレィン電圧Ｖｏの特性を示す。
この図に示すようにこの実施例に用いられる駆動トラソ
ジス外まゲート電圧Ｖｃの増大で実線１１０１で示した
トンネル注入型特性と破線で示したァバランシェ注入特
性を示す。即ちフリップ・フロッフ。回路においてゲー
ト電圧が高く導適状態にある一方の駆動トランジス外ま
不揮発性書込動作でゲート閥値が下降し、他方はゲート
閥値が下降する反転状態の情報固定を行う。この実施例
は不揮発性書込の効率が高い利点を有するが、ＲＡＭ動
作への回復は浮遊ゲートへの紫外線照射による。上述の
実施例によれば、全ビットを同時に不揮発性書込してＲ
ＡＭこＲＯＭメモリの機能変換のできる記憶装置が得ら
れる。
ジス外まゲート電圧Ｖｃの増大で実線１１０１で示した
トンネル注入型特性と破線で示したァバランシェ注入特
性を示す。即ちフリップ・フロッフ。回路においてゲー
ト電圧が高く導適状態にある一方の駆動トランジス外ま
不揮発性書込動作でゲート閥値が下降し、他方はゲート
閥値が下降する反転状態の情報固定を行う。この実施例
は不揮発性書込の効率が高い利点を有するが、ＲＡＭ動
作への回復は浮遊ゲートへの紫外線照射による。上述の
実施例によれば、全ビットを同時に不揮発性書込してＲ
ＡＭこＲＯＭメモリの機能変換のできる記憶装置が得ら
れる。
尚、実施例における回路機能、材料等は必要に応じて変
更可能であり、たとえば負荷素子としては上述のトラン
ジスタのほかにディプレッション型トランジスタ、逆導
電チャンネル型トランジスタ、純抵抗、チャージポンプ
型素子が用いられ、フリツプ・フロツプ回路への結合ト
ランジスタは一方を省くこともできメモリ回路の行列配
線数を減少することもできる。
更可能であり、たとえば負荷素子としては上述のトラン
ジスタのほかにディプレッション型トランジスタ、逆導
電チャンネル型トランジスタ、純抵抗、チャージポンプ
型素子が用いられ、フリツプ・フロツプ回路への結合ト
ランジスタは一方を省くこともできメモリ回路の行列配
線数を減少することもできる。
又、電荷を絶縁ゲート膜中に捕獲する他のトランジスタ
構造としてはＲＡＭ二ＲＯＭの再回復時の特性低下の問
題はあるがＭＮＯＳ，ＭＡＯＳ等の高誘電率と低誘電率
の二層絶縁ゲート膜構造のトランジスタも用い得る。
構造としてはＲＡＭ二ＲＯＭの再回復時の特性低下の問
題はあるがＭＮＯＳ，ＭＡＯＳ等の高誘電率と低誘電率
の二層絶縁ゲート膜構造のトランジスタも用い得る。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の一実施例のメモＩＪセルの回路図、第３図は第２図
の駆動トランジスタの断面図、第４図は第３図のトラン
ジスタの特性図、第５図は第１図の電圧波形図、第６図
は第１図の他の例の電圧波形図、第７図は第１図のメモ
リ回路の出力論出のための回路図、第８図はこの発明の
他の実施例の駆動トランジスタの断面図、第９図は第８
図のトランジスタの特性図、第ＩＱ図はこの発明の更に
他の実施例の駆動トランジスタの断面図、第１１図は第
１０図のトランジスタの特性図である。 図中Ｄ，，Ｄ２は行線、Ｄ，，Ｄ２ はＤ，，Ｄ２の相
補的信号線として用いる行線、Ｗ，，Ｗ２は列線、Ｑｏ
，，Ｑｏ２は浮遊ゲート構造の駆動トランジスタ、ＱＬ
，，ＱＬ２は負荷トランジスタ、ＱＴ・，ＱＴ２は結合
トランジスタ。 繁ー図 繁２図 菱３図 姿４図 鎌ｓ図 鏡ら図 紫７図 驚８図 姿タ図 篤′ｏ図 甥、ー図
明の一実施例のメモＩＪセルの回路図、第３図は第２図
の駆動トランジスタの断面図、第４図は第３図のトラン
ジスタの特性図、第５図は第１図の電圧波形図、第６図
は第１図の他の例の電圧波形図、第７図は第１図のメモ
リ回路の出力論出のための回路図、第８図はこの発明の
他の実施例の駆動トランジスタの断面図、第９図は第８
図のトランジスタの特性図、第ＩＱ図はこの発明の更に
他の実施例の駆動トランジスタの断面図、第１１図は第
１０図のトランジスタの特性図である。 図中Ｄ，，Ｄ２は行線、Ｄ，，Ｄ２ はＤ，，Ｄ２の相
補的信号線として用いる行線、Ｗ，，Ｗ２は列線、Ｑｏ
，，Ｑｏ２は浮遊ゲート構造の駆動トランジスタ、ＱＬ
，，ＱＬ２は負荷トランジスタ、ＱＴ・，ＱＴ２は結合
トランジスタ。 繁ー図 繁２図 菱３図 姿４図 鎌ｓ図 鏡ら図 紫７図 驚８図 姿タ図 篤′ｏ図 甥、ー図
Claims (1)
- １ フリツプ・フロツプ構成の２個の駆動用トランジス
タと、該２個の駆動用トランジスタの各出力端と出力線
との間に挿入された結合用トランジスタとを有する半導
体装置において、前記駆動用トランジスタの少なくとも
一方はそのゲート絶縁膜中に電荷を捕獲し蓄積する機能
を有するメモリトランジスタで構成され、該駆動用トラ
ンジスタはそれ自身で情報書き込みおよび読み出し機能
と情報読み出し専用機能との両機能を有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50095591A JPS608638B2 (ja) | 1975-08-06 | 1975-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50095591A JPS608638B2 (ja) | 1975-08-06 | 1975-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5219085A JPS5219085A (en) | 1977-01-14 |
| JPS608638B2 true JPS608638B2 (ja) | 1985-03-04 |
Family
ID=14141810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50095591A Expired JPS608638B2 (ja) | 1975-08-06 | 1975-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608638B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
-
1975
- 1975-08-06 JP JP50095591A patent/JPS608638B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5219085A (en) | 1977-01-14 |
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