JPS609378B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPS609378B2 JPS609378B2 JP51138083A JP13808376A JPS609378B2 JP S609378 B2 JPS609378 B2 JP S609378B2 JP 51138083 A JP51138083 A JP 51138083A JP 13808376 A JP13808376 A JP 13808376A JP S609378 B2 JPS609378 B2 JP S609378B2
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- JP
- Japan
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- frequency
- division ratio
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- programmable
- setting means
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000010355 oscillation Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000282693 Cercopithecidae Species 0.000 description 1
- 241000238631 Hexapoda Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
-
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明はスーパーヘテロダィン受信機の局部発振回路に
好適な周波数シンセサィザに関し、特に周波数シンセサ
イザを構成する位相同期ループ（ＰＬＬ）が、分周比可
変プリスケラ一方式で構成され、受信周波数をディジタ
ル表示する為の補正手段を具備したことを特徴とする周
波数シンセサイザに関する。
好適な周波数シンセサィザに関し、特に周波数シンセサ
イザを構成する位相同期ループ（ＰＬＬ）が、分周比可
変プリスケラ一方式で構成され、受信周波数をディジタ
ル表示する為の補正手段を具備したことを特徴とする周
波数シンセサイザに関する。
一般にＰＬＬとしては第１図に示すような方式で、電圧
制御発振器の出力と、基準周波数発振器の出力を位相比
較器で、基準周波数ｈ毎に両者の周波数及び位相を比較
し、ＰＬＬを同期させるよう礎成されている。
制御発振器の出力と、基準周波数発振器の出力を位相比
較器で、基準周波数ｈ毎に両者の周波数及び位相を比較
し、ＰＬＬを同期させるよう礎成されている。
そして電圧制御発振器で発振される周波数が高く、プロ
グラマブル分周器が追従できない場合には、第２図に示
すようなプリスケラー方式のＰＬＬが採用されている。
しかし、この方式では位相比較器に加わる基準周波数ｆ
ｒも、プリスケラーに使用した分周比Ｐだけ分周する必
要があり、ｈ／Ｐ毎に比較が行なわれる為、第１図に示
すｈ毎に比較する方式に比べ、位相制御する時間間隔が
１／Ｐに減少し低減猿波器における出力電圧変動がＰ倍
悪化し精度が低下すると共に、基準周波数が低くなるこ
とは、ＰＬＬループ系のＳＮ比の点からも好ましくない
。そこでこの欠点を解消するものとして第３図に示す可
変分周比を有するプリスケラー方式が提案されている。
即ち、ＰＬＬが同期した時、電圧制御発振器の発振周波
数に‘よ、プログラマブル分周器の分周比をＮとすると
範＝Ｎ・ｆｒ …｛１）
の関係にあるが、ここでＮを、プリスケラーの分周比Ｐ
、二つのプログラマブル分周器の分周比をそれぞれＡ，
Ｂとし、Ｎ＝Ｂ・Ｐ十Ａ
…【２１とおき、更に式の変形によりＮｉＢ・Ｐ＋Ａ十
岬‐岬 ＝（Ｂ−Ａ）Ｐ十Ａ（１十Ｐ） …【３’とすると
、電圧制御発振器の発振周波数他まわ＝｛（Ｂ一Ａ）Ｐ
十Ａ（１十Ｐ）｝ｆｒ ・・・【４）と表わされる。
グラマブル分周器が追従できない場合には、第２図に示
すようなプリスケラー方式のＰＬＬが採用されている。
しかし、この方式では位相比較器に加わる基準周波数ｆ
ｒも、プリスケラーに使用した分周比Ｐだけ分周する必
要があり、ｈ／Ｐ毎に比較が行なわれる為、第１図に示
すｈ毎に比較する方式に比べ、位相制御する時間間隔が
１／Ｐに減少し低減猿波器における出力電圧変動がＰ倍
悪化し精度が低下すると共に、基準周波数が低くなるこ
とは、ＰＬＬループ系のＳＮ比の点からも好ましくない
。そこでこの欠点を解消するものとして第３図に示す可
変分周比を有するプリスケラー方式が提案されている。
即ち、ＰＬＬが同期した時、電圧制御発振器の発振周波
数に‘よ、プログラマブル分周器の分周比をＮとすると
範＝Ｎ・ｆｒ …｛１）
の関係にあるが、ここでＮを、プリスケラーの分周比Ｐ
、二つのプログラマブル分周器の分周比をそれぞれＡ，
Ｂとし、Ｎ＝Ｂ・Ｐ十Ａ
…【２１とおき、更に式の変形によりＮｉＢ・Ｐ＋Ａ十
岬‐岬 ＝（Ｂ−Ａ）Ｐ十Ａ（１十Ｐ） …【３’とすると
、電圧制御発振器の発振周波数他まわ＝｛（Ｂ一Ａ）Ｐ
十Ａ（１十Ｐ）｝ｆｒ ・・・【４）と表わされる。
即ちプリスケラーの分周比をＰとＰ＋１に可変できるよ
うに構成し、先ずプリスケラーの分周比をＰ＋１にし、
一方のプログラマフル分周器でＡ分周の後、プリスケラ
ーの分周比をＰに切換え他方のプログラマブル分周器で
更にＢ−Ａ分周すれば、プリスケラー方式でも基準周波
数ｈ毎に位相比較できることが分る。ところでスーパー
ヘテロダィン受信機では、受信周波数ねと局部発振周波
数ｆｃとの間には、中間周波数をｆｉとすれば、ね＝ｆ
ｏ＋ｆｉニＮ・ｆｒ十ｆｉ …■な
る関係がある。
うに構成し、先ずプリスケラーの分周比をＰ＋１にし、
一方のプログラマフル分周器でＡ分周の後、プリスケラ
ーの分周比をＰに切換え他方のプログラマブル分周器で
更にＢ−Ａ分周すれば、プリスケラー方式でも基準周波
数ｈ毎に位相比較できることが分る。ところでスーパー
ヘテロダィン受信機では、受信周波数ねと局部発振周波
数ｆｃとの間には、中間周波数をｆｉとすれば、ね＝ｆ
ｏ＋ｆｉニＮ・ｆｒ十ｆｉ …■な
る関係がある。
これより受信周波数ｆａはプログラマブル分周器の分周
比Ｎの値には比例せず、常に中間周波数ｆｉだけずれて
いることを示している。この周波数ずれは、受信周波数
表示等の点から補正されなければならない。即ちＮの変
化に応じて受信周波数表示が行なわれるのが好ましい。
従って本発明はこの点に鑑みなされたもので、前述の可
変プリスケラ一方式のＰＬＬで構成し、且つ受信周波数
をディジタル表示する為の補正手段を具備した周波数シ
ンセサィザを提供するものである。以下本発明の実施例
を第４，５図と共に説明する。
比Ｎの値には比例せず、常に中間周波数ｆｉだけずれて
いることを示している。この周波数ずれは、受信周波数
表示等の点から補正されなければならない。即ちＮの変
化に応じて受信周波数表示が行なわれるのが好ましい。
従って本発明はこの点に鑑みなされたもので、前述の可
変プリスケラ一方式のＰＬＬで構成し、且つ受信周波数
をディジタル表示する為の補正手段を具備した周波数シ
ンセサィザを提供するものである。以下本発明の実施例
を第４，５図と共に説明する。
１は電圧制御発振器、２は後述の一致信号Ｓ，，Ｓ２に
より分周比がＰとＰ＋１に切換えられるブリスケラ−、
３はダウンカウンターで構成されプリスケラ−２の出力
を入力とする分間比Ａのプログラマブル分周器、４は同
じくブリスケラ−２の出力をパルス制御回路５を介して
入力とするダウンカウンターで構成された分周比Ｂのプ
ログラマブル分周器で、分間比Ｂは分周比Ａより大に設
定されている。
より分周比がＰとＰ＋１に切換えられるブリスケラ−、
３はダウンカウンターで構成されプリスケラ−２の出力
を入力とする分間比Ａのプログラマブル分周器、４は同
じくブリスケラ−２の出力をパルス制御回路５を介して
入力とするダウンカウンターで構成された分周比Ｂのプ
ログラマブル分周器で、分間比Ｂは分周比Ａより大に設
定されている。
尚前記パルス制御回路５は一方のプログラマブル分周器
３からボロ−信号Ｓ３が発生した時点で、２倍のパルス
を他方のプログラマブル分周器４に加える働きをする。
６は電圧制御発振器１の分周出力と、受信バンドの局間
周波数に等しい周波数ｆｒを発振している基準周波数発
振器７の出力の周波数及び位相を比較する位相比較器、
８は該比較器６の出力を電圧制御発振器１を制御する直
流電圧に変換する低域瀬波器でこれらでＰＬＬを構成し
ている。
３からボロ−信号Ｓ３が発生した時点で、２倍のパルス
を他方のプログラマブル分周器４に加える働きをする。
６は電圧制御発振器１の分周出力と、受信バンドの局間
周波数に等しい周波数ｆｒを発振している基準周波数発
振器７の出力の周波数及び位相を比較する位相比較器、
８は該比較器６の出力を電圧制御発振器１を制御する直
流電圧に変換する低域瀬波器でこれらでＰＬＬを構成し
ている。
９，１川まプログラマブル分周器３，４に並列に接続さ
れ受信周波数データが設定される分周比設定手段で、一
致信号Ｓ２が発生した時前記プログラマブル分筒器３，
４に受信周波数データをブリセットする。
れ受信周波数データが設定される分周比設定手段で、一
致信号Ｓ２が発生した時前記プログラマブル分筒器３，
４に受信周波数データをブリセットする。
１１，１２は一方の入力に中間周波数データが設定され
ている補正数設定手段１３，１４の出力が接続され、他
方の入力には前記プログラマブル分周器３，４の出力が
接続され、両者の値が一致した時一致信号Ｓ，，Ｓ２を
それぞれ発生する一致検出回路であり、これらでプログ
ラマプル分周手段を構成している。
ている補正数設定手段１３，１４の出力が接続され、他
方の入力には前記プログラマブル分周器３，４の出力が
接続され、両者の値が一致した時一致信号Ｓ，，Ｓ２を
それぞれ発生する一致検出回路であり、これらでプログ
ラマプル分周手段を構成している。
１５は受信周波数をディジタル表示する表示器である。
次に斯る構成より成る本発明の動作につき、中間周波数
が１０．７ＭＨＺ、局間周波数１００ＫＨＺで下側へテ
ロダィン方式のＦ．Ｍ放送受信の場合につき説明する。
先ず例えば７６．割ＭＨＺの局を受信する動作につき説
明する。この時電圧制御発振器１は６６．２ＭＨＺを発
振する必要があり、基準周波数ｈ‘ま１００ＫＨＺであ
るからプログラマブル分周器としては、６６２分周しな
ければならない。そこで補正数設定手段１３，１４１こ
、中間周波数の１０．７ＭＨ２に対応して１０と７をそ
れぞれ設定し、又分周比設定手段９，１０には、受信周
波数の７６．割ＭＨＺに対応して７６と９をそれぞれ設
定する。そしてプリスケラー２の分周比は１０と１１に
切換えられるものとする。このような条件設定に於いて
、電圧制御発振器１の発振周波数がプリスケラ−２で先
ず１１分周され、プログラマブル分周器３，４にパルス
が入力される。この時一方のプログラマブル分周器３は
設定値の９からダウンカゥンタトし、一致検出回路１２
に補正数設定手段１４から入力されている７まで２ダウ
ンカウントすると、一致検出回路１２より一致信号Ｓ，
が発生され、プリスケラー２の分岡比を１０に切換える
。この時他方のプログラマブル分周器４も設定値の７６
から２ダウンカウントし７４になっている。そしてプリ
スケラー２が１び分周の切換った後も、他方のプログラ
マブル分周器４は一致検出回路１１で一致が検出される
迄、即ち更に６４ダウンカウントを行なう。６４ダウン
カウントされると一致信号Ｓ２が発生し、プリスケラー
２を再び１１分周に切換えると共に、プログラマフル分
周器３，４に再び受信周波数の７６９がプリセットされ
る。
が１０．７ＭＨＺ、局間周波数１００ＫＨＺで下側へテ
ロダィン方式のＦ．Ｍ放送受信の場合につき説明する。
先ず例えば７６．割ＭＨＺの局を受信する動作につき説
明する。この時電圧制御発振器１は６６．２ＭＨＺを発
振する必要があり、基準周波数ｈ‘ま１００ＫＨＺであ
るからプログラマブル分周器としては、６６２分周しな
ければならない。そこで補正数設定手段１３，１４１こ
、中間周波数の１０．７ＭＨ２に対応して１０と７をそ
れぞれ設定し、又分周比設定手段９，１０には、受信周
波数の７６．割ＭＨＺに対応して７６と９をそれぞれ設
定する。そしてプリスケラー２の分周比は１０と１１に
切換えられるものとする。このような条件設定に於いて
、電圧制御発振器１の発振周波数がプリスケラ−２で先
ず１１分周され、プログラマブル分周器３，４にパルス
が入力される。この時一方のプログラマブル分周器３は
設定値の９からダウンカゥンタトし、一致検出回路１２
に補正数設定手段１４から入力されている７まで２ダウ
ンカウントすると、一致検出回路１２より一致信号Ｓ，
が発生され、プリスケラー２の分岡比を１０に切換える
。この時他方のプログラマブル分周器４も設定値の７６
から２ダウンカウントし７４になっている。そしてプリ
スケラー２が１び分周の切換った後も、他方のプログラ
マブル分周器４は一致検出回路１１で一致が検出される
迄、即ち更に６４ダウンカウントを行なう。６４ダウン
カウントされると一致信号Ｓ２が発生し、プリスケラー
２を再び１１分周に切換えると共に、プログラマフル分
周器３，４に再び受信周波数の７６９がプリセットされ
る。
この結果プログラマブル分周器３，４による分周比は、
前記の‘４１式より６４×１０十２×１１＝６６２とな
る。したがって電圧制御発振器１の発振周波数めは６６
２×１００ＫＨｚ＝６６．２ＭＨ２となり、７６．＄Ｍ
ＨＺの局が受信でき表示器１５により受信周波数の７６
．虫ＭＨ２が表示される。次に８０．肌けＨＺの局を受
信する場合について説明する。
前記の‘４１式より６４×１０十２×１１＝６６２とな
る。したがって電圧制御発振器１の発振周波数めは６６
２×１００ＫＨｚ＝６６．２ＭＨ２となり、７６．＄Ｍ
ＨＺの局が受信でき表示器１５により受信周波数の７６
．虫ＭＨ２が表示される。次に８０．肌けＨＺの局を受
信する場合について説明する。
この場合一方のプログラマプル分周器３は、０からダウ
ンカウントする為桁借りが生じその際ボロー信号Ｓ３が
発生する。このポロー信号Ｓ３の発生時パルス制御回路
５を駆動し、他方のプログラマブル分周器４に２発パル
スを加えるよう緩成する。即ち８０．０ＭＨｚの時、局
部発振周波数は６９．３ＭＨＺ必要であり、一方のプロ
グラマブル分周器３は０から７まで３ダウンカウントし
一致信号Ｓ，が発生する。この時他方のプログラマブル
分周器４には、ボロー信号Ｓ３が発生時パルス制御回路
５の作用で、２倍のパルスが加えられている為、８０か
ら４ダウンカウンタトした７６になっている。そして前
述と同様に一致信号Ｓ，の発生で、ブリスケラー２は１
び分周に切換わりプログラマブル分周器４は、７６から
一致が検出される１０まで６６ダウンカウントすること
になり、結局分周比は■式より６６×１０十３×１１＝
６９３になる。したがって電圧制御発振器１は６９．３
ＭＨＺを発振することができ８０．皿ＭＨ２の局が受信
され得る。上述の説明は下側へテロダィン方式の場合で
あったが、上側へテロダィン方式の場合には、補正数設
定手段１３，１４‘こ一１０７に対応する数値則ち補数
値を設定すれば同様に受信可能である。
ンカウントする為桁借りが生じその際ボロー信号Ｓ３が
発生する。このポロー信号Ｓ３の発生時パルス制御回路
５を駆動し、他方のプログラマブル分周器４に２発パル
スを加えるよう緩成する。即ち８０．０ＭＨｚの時、局
部発振周波数は６９．３ＭＨＺ必要であり、一方のプロ
グラマブル分周器３は０から７まで３ダウンカウントし
一致信号Ｓ，が発生する。この時他方のプログラマブル
分周器４には、ボロー信号Ｓ３が発生時パルス制御回路
５の作用で、２倍のパルスが加えられている為、８０か
ら４ダウンカウンタトした７６になっている。そして前
述と同様に一致信号Ｓ，の発生で、ブリスケラー２は１
び分周に切換わりプログラマブル分周器４は、７６から
一致が検出される１０まで６６ダウンカウントすること
になり、結局分周比は■式より６６×１０十３×１１＝
６９３になる。したがって電圧制御発振器１は６９．３
ＭＨＺを発振することができ８０．皿ＭＨ２の局が受信
され得る。上述の説明は下側へテロダィン方式の場合で
あったが、上側へテロダィン方式の場合には、補正数設
定手段１３，１４‘こ一１０７に対応する数値則ち補数
値を設定すれば同様に受信可能である。
又前述の説明では、プログラマブル分周器３，４をダウ
ンカウンターで構成したが、第５図に示すように補正数
設定手段１３，１４をプログラマブル分周器３，４に並
列に接続し、中間周波数データをプリセツトできるよう
構成し、更に分周比設定手段９，１０の値と、プログラ
マブル分周器３，４の値を比較し、一致を検出するよう
構成すればアップカウンターでも構成することができる
。この際受信周波数の最下位桁が０の場合、一方の分周
器３に於いて桁上げが生じるが、前述と同様にパルス制
御回路５により補正すれば受信バンドの全受信周波数に
渡って受信可能である。上述の如く本発明の周波数シン
セサィザは、分周比可変プリスケラー方式のＰＬＬに於
いて、局部発振周波数と受信周波数のずれを補正し受信
周波数をディジタル表示できるもので極めて工業的価値
大なるものである。
ンカウンターで構成したが、第５図に示すように補正数
設定手段１３，１４をプログラマブル分周器３，４に並
列に接続し、中間周波数データをプリセツトできるよう
構成し、更に分周比設定手段９，１０の値と、プログラ
マブル分周器３，４の値を比較し、一致を検出するよう
構成すればアップカウンターでも構成することができる
。この際受信周波数の最下位桁が０の場合、一方の分周
器３に於いて桁上げが生じるが、前述と同様にパルス制
御回路５により補正すれば受信バンドの全受信周波数に
渡って受信可能である。上述の如く本発明の周波数シン
セサィザは、分周比可変プリスケラー方式のＰＬＬに於
いて、局部発振周波数と受信周波数のずれを補正し受信
周波数をディジタル表示できるもので極めて工業的価値
大なるものである。
第１，第２，第３図は夫々シンセサィザ方式を示すブロ
ック図、第４図は本発明を示すブロック図、第５図は本
発明の他の実施例を示す図である。 １・・・・・・電圧制御発振器、２・・・・・・分周比
可変プリスケラ−、３，４・・…・プログラマブル分周
器、５・・・・・・パルス制御回路、６・・・・・・位
相比較器、７・・・・・・基準周波数発振器、８……低
域猿波器、９，１０・・・・・・分周比設定手段、１１
，１２…・・・一致検出回路、１３，１４・・・・・・
補正数設定手段、１５・・・・・・表示器。 第１図 第２図 第３図 第４図 第５図
ック図、第４図は本発明を示すブロック図、第５図は本
発明の他の実施例を示す図である。 １・・・・・・電圧制御発振器、２・・・・・・分周比
可変プリスケラ−、３，４・・…・プログラマブル分周
器、５・・・・・・パルス制御回路、６・・・・・・位
相比較器、７・・・・・・基準周波数発振器、８……低
域猿波器、９，１０・・・・・・分周比設定手段、１１
，１２…・・・一致検出回路、１３，１４・・・・・・
補正数設定手段、１５・・・・・・表示器。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ 分周比可変プリスケラーを有する位相周期ループ（
ＰＬＬ）で構成した周波数シンセサイザに於いて、プロ
グラマブル分周手段を、二つのプログラマブル分周器と
、該分周器に夫々対応して設けた分周比設定手段、補正
数設定手段及び前記分周器が所定値まで分周したことを
検出する検出回路で構成し、前記プリスケラーが一方の
分周比で動作している時、一方のプログラマブル分周器
で桁借りあるいは桁上げが生じた際、桁借りあるいは桁
上げ分だけ余分に他方のプログラマブル分周器で分周し
、且つ前記検出回路の検出時前記プリスケラーの分周比
を切換えることを特徴とする周波数シンセサイザ。 ２ 前記分周比設定手段に受信周波数データを、又補正
数設定手段に中間周波数デーを設定することを特徴とす
る特許請求の範囲第１項記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138083A JPS609378B2 (ja) | 1976-11-16 | 1976-11-16 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138083A JPS609378B2 (ja) | 1976-11-16 | 1976-11-16 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5362413A JPS5362413A (en) | 1978-06-03 |
| JPS609378B2 true JPS609378B2 (ja) | 1985-03-09 |
Family
ID=15213549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51138083A Expired JPS609378B2 (ja) | 1976-11-16 | 1976-11-16 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609378B2 (ja) |
-
1976
- 1976-11-16 JP JP51138083A patent/JPS609378B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5362413A (en) | 1978-06-03 |
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