JPS6117192B2 - - Google Patents
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- JPS6117192B2 JPS6117192B2 JP52058774A JP5877477A JPS6117192B2 JP S6117192 B2 JPS6117192 B2 JP S6117192B2 JP 52058774 A JP52058774 A JP 52058774A JP 5877477 A JP5877477 A JP 5877477A JP S6117192 B2 JPS6117192 B2 JP S6117192B2
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Description
【発明の詳細な説明】
本発明はテレビジヨン受信機に用いる電源回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power supply circuit used in a television receiver.
第1図は従来の電源回路のブロツク図である。
1は交流電源、2は整流回路、3は整流された非
制御直流電圧を平滑する平滑回路、4は非制御直
流電圧を制御し安定な出力電圧を得る電圧制御回
路、5は出力端子、6は前記電圧制御回路4に安
定した制御入力信号を供給するゲート増幅回路、
7は比較回路、8は出力電圧を比較回路7に帰還
する出力電圧帰還回路、9は基準電圧を発生する
基準電圧発生回路、10は同期パルス入力端子で
ある。 FIG. 1 is a block diagram of a conventional power supply circuit.
1 is an AC power supply, 2 is a rectifier circuit, 3 is a smoothing circuit that smoothes the rectified uncontrolled DC voltage, 4 is a voltage control circuit that controls the uncontrolled DC voltage to obtain a stable output voltage, 5 is an output terminal, 6 is a gate amplifier circuit that supplies a stable control input signal to the voltage control circuit 4;
7 is a comparison circuit, 8 is an output voltage feedback circuit that feeds back the output voltage to the comparison circuit 7, 9 is a reference voltage generation circuit that generates a reference voltage, and 10 is a synchronization pulse input terminal.
従来の電源回路では、比較回路7において出力
電圧と基準電圧とを比較し、同期パルスに対して
出力電圧に応じた時間遅れのあるパルス電圧を発
生させ、このパルス電圧に基づいて電圧制御回路
4を制御し、出力電圧を安定に保つような回路構
成となつていた。 In the conventional power supply circuit, the comparison circuit 7 compares the output voltage and the reference voltage, generates a pulse voltage with a time delay corresponding to the output voltage with respect to the synchronization pulse, and based on this pulse voltage, the voltage control circuit 4 The circuit configuration was designed to control the output voltage and keep the output voltage stable.
このような回路構成において、出力端子5に現
われる交流電源周期のリツプル成分の抑圧率を上
げようとするためには、出力電圧帰還回路8及び
比較回路7での交流ループゲインを十分大きくし
なければならず、安価な回路構成とすることが困
難であつた。 In such a circuit configuration, in order to increase the suppression rate of the ripple component of the AC power cycle appearing at the output terminal 5, the AC loop gain in the output voltage feedback circuit 8 and the comparison circuit 7 must be made sufficiently large. Therefore, it was difficult to obtain an inexpensive circuit configuration.
本発明の目的は、上述した従来回路での欠点を
なくし、安価な回路構成で、十分な交流電源周期
のリツプル成分の抑圧が得られる電源回路を提供
するにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a power supply circuit which eliminates the drawbacks of the conventional circuit described above and which can sufficiently suppress the ripple component of the AC power cycle with an inexpensive circuit configuration.
第2図は本発明の電源回路のブロツク図であ
る。同図において第1図と同じ番号のものは同一
内容のものを示している。なお、9′は水平同期
パルス(以下、同期パルスという)を積分し、特
定の基準電圧に重畳する基準電圧発生回路であ
る。本発明においては平滑回路3の出力を比較回
路7に加え、かつ同期パルス入力端子10からの
同期パルスを基準電圧発生回路9に加え、基準電
圧発生回路9′の出力を比較回路7の入力とする
ことを特徴とし、その他の接続は第1図と同じで
ある。 FIG. 2 is a block diagram of the power supply circuit of the present invention. In this figure, the same numbers as in FIG. 1 indicate the same contents. Note that 9' is a reference voltage generating circuit that integrates a horizontal synchronizing pulse (hereinafter referred to as a synchronizing pulse) and superimposes it on a specific reference voltage. In the present invention, the output of the smoothing circuit 3 is applied to the comparison circuit 7, the synchronization pulse from the synchronization pulse input terminal 10 is applied to the reference voltage generation circuit 9, and the output of the reference voltage generation circuit 9' is applied to the input of the comparison circuit 7. Other connections are the same as in FIG.
以下本発明の一実施例を詳述する。第3図は本
発明による電源回路の一部であり、第4図は第3
図の各部の電圧波形を示す説明図である。第3図
において、33は整流出力端子であり、コンデン
サ11で接地されている。電圧制御回路4の入力
端子は前記整流出力端子33に接続され、その出
力端子は出力端子5に接続されている。整流出力
端子33は抵抗12を介してツエナーダイオード
13のカソードに接続され、ツエナーダイオード
13のアノードは抵抗14、コンデンサ15の並
列回路を介して接地されると同時に、抵抗25、
コンデンサ26の直列回路を介して同期パルス入
力端子10に接続されている。ツエナーダイオー
ド13のカソードはトランジスタ20のエミツタ
に接続され、該トランジスタ20のコレクタは抵
抗21を介して接地されており、該トランジスタ
20のベースは抵抗19を介して接地されてい
る。 An embodiment of the present invention will be described in detail below. FIG. 3 shows a part of the power supply circuit according to the present invention, and FIG.
FIG. 3 is an explanatory diagram showing voltage waveforms at various parts in the figure. In FIG. 3, 33 is a rectified output terminal, which is grounded through a capacitor 11. The input terminal of the voltage control circuit 4 is connected to the rectified output terminal 33, and the output terminal thereof is connected to the output terminal 5. The rectifier output terminal 33 is connected to the cathode of a Zener diode 13 via a resistor 12, and the anode of the Zener diode 13 is grounded via a parallel circuit of a resistor 14 and a capacitor 15.
It is connected to the synchronous pulse input terminal 10 via a series circuit of a capacitor 26. The cathode of the Zener diode 13 is connected to the emitter of a transistor 20, the collector of the transistor 20 is grounded via a resistor 21, and the base of the transistor 20 is grounded via a resistor 19.
また、前記整流出力端子33は抵抗16と抵抗
17の直列回路によつて接地されており、前記ト
ランジスタ20のベースはコンデンサ18を介し
て、抵抗16と抵抗17の接続点に接続されてい
る。前記トランジスタ20のコレクタはコンデン
サ22を介してトランジスタ23のベースに接続
されており、前記トランジスタ23のベースは抵
抗24を介して接地されている。前記トランジス
タ23のエミツタは接地されており、トランジス
タ23のコレクタはパルストランス29の1次巻
線の一方に接続されており、パルストランス29
の1次巻線の他方は抵抗27を介して整流出力端
子33に接続されると同時に、コンデンサ28を
介して接地されている。パルストランス29の2
次巻線の一方は出力端子5に接続され、他方は前
記電圧制御回路4の他の入力端子に接続されてい
る。また出力端子5は抵抗30によつてトランジ
スタ20のベースに接続されている。 The rectified output terminal 33 is grounded through a series circuit of a resistor 16 and a resistor 17, and the base of the transistor 20 is connected to a connection point between the resistors 16 and 17 via a capacitor 18. The collector of the transistor 20 is connected to the base of a transistor 23 via a capacitor 22, and the base of the transistor 23 is grounded via a resistor 24. The emitter of the transistor 23 is grounded, and the collector of the transistor 23 is connected to one of the primary windings of the pulse transformer 29.
The other side of the primary winding is connected to the rectified output terminal 33 via a resistor 27, and at the same time is grounded via a capacitor 28. Pulse transformer 29-2
One of the secondary windings is connected to the output terminal 5, and the other to the other input terminal of the voltage control circuit 4. Further, the output terminal 5 is connected to the base of the transistor 20 through a resistor 30.
このように構成された電源回路において、同期
パルス入力端子10に第4図Aのような同期パル
スが加わると、コンデンサ26を介し抵抗25、
コンデンサ15、抵抗14で構成される積分回路
にてのこぎり波に整形され、ツエナーダイオード
13のアノードに加わる。よつてツエナーダイオ
ード13のカソードには第4図Bの31に示すよ
うな、ツエナー電圧Vzに重畳したのこぎり波が
現われる。 In the power supply circuit configured in this way, when a synchronizing pulse as shown in FIG. 4A is applied to the synchronizing pulse input terminal 10, the resistor 25,
The signal is shaped into a sawtooth wave by an integrating circuit composed of a capacitor 15 and a resistor 14, and is applied to the anode of a Zener diode 13. Therefore, a sawtooth wave superimposed on the Zener voltage Vz appears at the cathode of the Zener diode 13, as shown at 31 in FIG. 4B.
一方、トランジスタ20のベースは出力電圧を
抵抗30と抵抗19によつて分割された直流電圧
が印加されており、エミツタ電圧波形は第4図B
の32のように抵抗19の電圧でスライスされ
る。そしてトランジスタ20のコレクタに第4図
Cに示す波形のコレクタ電圧が現われる。このコ
レクタ電圧はコンデンサ22、抵抗24によつて
微分され、第4図Dに示すような波形となり、ト
ランジスタ23のベースに印加される。トランジ
スタ23のエミツタは接地されているので、ベー
ス電圧が正の場合のみトランジスタ23はON
し、パルストランス29の2次巻線には第4図E
のような電圧波形が誘起する。この誘起パルスに
よつて電圧制御回路4が動作し、出力電圧を制御
する。 On the other hand, a DC voltage obtained by dividing the output voltage by a resistor 30 and a resistor 19 is applied to the base of the transistor 20, and the emitter voltage waveform is shown in FIG.
It is sliced by the voltage of the resistor 19 as shown in 32. Then, a collector voltage having a waveform shown in FIG. 4C appears at the collector of the transistor 20. This collector voltage is differentiated by the capacitor 22 and the resistor 24, resulting in a waveform as shown in FIG. 4D, and is applied to the base of the transistor 23. Since the emitter of transistor 23 is grounded, transistor 23 is ON only when the base voltage is positive.
The secondary winding of the pulse transformer 29 is shown in Fig. 4E.
A voltage waveform like this is induced. This induced pulse operates the voltage control circuit 4 to control the output voltage.
ここで出力電圧が上がつた場合を考える。出力
電圧が上がると、トランジスタ20のベース電圧
も上昇するのでトランジスタ20のオンする時間
が遅れ、エミツタ電圧波形はBの破線で示したよ
うになる。同時にコレクタ電圧波形もCの破線で
示したようになり、トランジスタ23のベース電
圧破形もDの破線で示したように遅れる。よつて
パルストランス29の2次巻線に誘起される電圧
もEの破線で示したように遅れ、電圧制御回路4
を動作するタイミングが変化し、出力電圧が下が
るように動作し、出力電圧が一定に保たれる。 Now consider the case where the output voltage increases. When the output voltage increases, the base voltage of the transistor 20 also increases, so that the time for the transistor 20 to turn on is delayed, and the emitter voltage waveform becomes as shown by the broken line B. At the same time, the collector voltage waveform also becomes as shown by the broken line C, and the broken base voltage waveform of the transistor 23 also lags as shown by the broken line D. Therefore, the voltage induced in the secondary winding of the pulse transformer 29 is also delayed as shown by the broken line E, and the voltage control circuit 4
The operating timing changes, the output voltage decreases, and the output voltage is kept constant.
次に、整流出力端子33に現われるリツプル電
圧は抵抗16と抵抗17によつて圧縮され、コン
デンサ18を介してトランジスタ20のベースに
加わる。この場合、同期パルスの周波数は、整流
出力端子33に現われるリツプルの周波数に比べ
て遥かに大きいので、積分効果により、トランジ
スタ20のベースの電圧(第4図Bの波形32)
の変化は同期パルス周期内でほぼ直流変化として
現われる。即ち、整流出力端子33の電圧が上が
つた場合、トランジスタ20のベース電圧も上が
り、エミツタ電圧のスライス電圧も上がり、先に
説明したように、トランジスタ20のオンするタ
イミングが遅れるようになる。トランジスタ20
のオンするタイミングが遅れれば、電圧制御回路
4は出力電圧が下がるように動作するので、整流
出力端子33に現われたリツプル電圧は出力端子
5には現われないことになり、出力電圧は安定化
される。 The ripple voltage appearing at the rectified output terminal 33 is then compressed by the resistors 16 and 17 and applied to the base of the transistor 20 via the capacitor 18. In this case, since the frequency of the synchronizing pulse is much larger than the frequency of the ripple appearing at the rectified output terminal 33, the voltage at the base of the transistor 20 (waveform 32 in FIG. 4B) due to the integration effect
The change appears as a nearly DC change within the synchronous pulse period. That is, when the voltage at the rectified output terminal 33 increases, the base voltage of the transistor 20 also increases, the slice voltage of the emitter voltage also increases, and as described above, the timing at which the transistor 20 turns on is delayed. transistor 20
If the timing of turning on is delayed, the voltage control circuit 4 operates to lower the output voltage, so the ripple voltage that appears at the rectified output terminal 33 does not appear at the output terminal 5, and the output voltage is stabilized. Ru.
以上の説明のように、本発明によれば、安価な
比較回路で十分な電源周期のリツプルを除去する
ことが可能となり、整流出力電圧を平滑するコン
デンサも比較的小形なもので済むことになり、安
価で性能のよい電源回路が提供される。 As explained above, according to the present invention, it is possible to sufficiently remove ripples in the power supply cycle using an inexpensive comparator circuit, and the capacitor for smoothing the rectified output voltage can also be relatively small. , an inexpensive and high-performance power supply circuit is provided.
第1図は従来の電源回路を示すブロツク図、第
2図は本発明による電源回路を示すブロツク図、
第3図は本発明による具体的回路例の一部であ
り、第4図は第3図の動作を説明するための各部
の電圧波形図である。
1:交流電源、2:整流回路、3:平滑回路、
4:電圧制御回路、5:出力端子、7:比較回
路、8:出力電圧帰還回路、9′:基準電圧発生
回路、10:同期パルス入力端子。
FIG. 1 is a block diagram showing a conventional power supply circuit, FIG. 2 is a block diagram showing a power supply circuit according to the present invention,
FIG. 3 shows a part of a specific circuit example according to the present invention, and FIG. 4 is a voltage waveform diagram of each part for explaining the operation of FIG. 3. 1: AC power supply, 2: Rectifier circuit, 3: Smoothing circuit,
4: Voltage control circuit, 5: Output terminal, 7: Comparison circuit, 8: Output voltage feedback circuit, 9': Reference voltage generation circuit, 10: Synchronous pulse input terminal.
Claims (1)
電圧に重畳する基準電圧発生回路と;当該電源回
路の出力電圧を検出し、後記比較回路へ帰還せし
める出力電圧帰還回路と;前記基準電圧発生回路
の出力電圧である第1の入力電圧と、入力交流電
圧を整流して得た電圧に比例する電圧を前記出力
電圧帰還回路の出力電圧に交流結合してなる第2
の入力電圧とを比較して、第1の入力電圧と第2
の入力電圧との差電圧に応じた時間遅れの制御パ
ルスを出力する比較回路と;該比較回路より得ら
れる制御パルスにより非制御直流電圧を制御し
て、安全な出力電圧にする電圧制御回路とを備え
たことを特徴とするテレビジヨン受信機用電源回
路。1. A reference voltage generation circuit that integrates a horizontal synchronizing pulse and superimposes it on a specific reference voltage; An output voltage feedback circuit that detects the output voltage of the power supply circuit and feeds it back to the comparison circuit described below; The reference voltage generation circuit A first input voltage, which is the output voltage of the output voltage feedback circuit, and a second input voltage, which is formed by AC coupling a voltage proportional to the voltage obtained by rectifying the input AC voltage to the output voltage of the output voltage feedback circuit.
the first input voltage and the second input voltage.
a comparator circuit that outputs a time-delayed control pulse according to a voltage difference between the input voltage of the comparator; and a voltage control circuit that controls an uncontrolled DC voltage to a safe output voltage using the control pulse obtained from the comparator circuit A power supply circuit for a television receiver, characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5877477A JPS53144627A (en) | 1977-05-23 | 1977-05-23 | Power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5877477A JPS53144627A (en) | 1977-05-23 | 1977-05-23 | Power supply circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53144627A JPS53144627A (en) | 1978-12-16 |
| JPS6117192B2 true JPS6117192B2 (en) | 1986-05-06 |
Family
ID=13093886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5877477A Granted JPS53144627A (en) | 1977-05-23 | 1977-05-23 | Power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53144627A (en) |
-
1977
- 1977-05-23 JP JP5877477A patent/JPS53144627A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53144627A (en) | 1978-12-16 |
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