JPS6123705B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル信号、例えばPCM信号
を、アナログ信号、例えばPAM信号に変換し、
逆にアナログ信号、例えばPAM信号を、デジタ
ル信号、例えばPCM信号に変換する回路装置に
関する。

このような回路装置は、例えば第４図に示すよ
うに特開昭52―16962号公報（特公昭55―42773
号）から公知である。まずこの回路装置について
簡単に説明する。

第４図は図の上部に示す送信装置および図の下
部に示す受信装置を有する加入者Tnの略図であ
る。例えばPCM時分割多重電話交換系の加入者
を問題とする場合は、この加入者の送信装置は低
域通過フイルタLp１およびスイツチＳ２を介し
てコンデンサCOと接続されている。コンデンサ
COは、アナログ比較器として構成された比較器
Cpの一方の入力側に接続されている。比較器Cp
は例えば差動増幅器を含んでいる。この増幅器の
非反転入力側（＋）は上述のコンデンサCOに接
続されている。上述の比較器Cpのもう一方の入
力側はDA変換器DACの出力側に接続されてい
る。すなわち比較器Cpのこの入力側は上述の差
動増幅器の反転入力側（−）に接続される。

比較器Cpの出力側はアンド素子より形成され
た論理結合素子Ｇ１１からＧ１８までの各々の一
方の入力側に接続されている。アンド素子Ｇ１１
からＧ１８のこの入力側は従つていわば解除入力
側である。アンド素子Ｇ１１〜Ｇ１８のもう１方
の入力側は、シーケンスを制御する計数器Ctの
出力側ａ５，ａ７，ａ８，ａ９，ａ１０，ａ１
１，ａ１２，ａ１３ならびにａ１４に接続されて
いる。この計数器Ctはこの場合16段のｎアウト
オブ１計数器である。アンド素子Ｇ１１から１８
の出力側はフリツプ・フロツプFF１からFF８の
１方の入力側に接続されている。このフリツプ・
フロツプFF１からFF８は中間レジスタのレジス
タ段を形成する。フリツプ・フロツプFF１から
FF８に際してはJK―フリツプ・フロツプを使用
することができる。これは各々制御入力側Ｊおよ
びＫ、クロツクパルス入力側Ｔ、セツト入力側
Pr、リセツト入力側Rsならびに出力側Ｑを有す
る。アンド素子Ｇ１１からＧ１８のうちアンド素
子Ｇ１１の出力側はフリツプ・フロツプFF１の
Ｊ入力側に接続されている。これに対してアンド
素子Ｇ１２からＧ１８の出力側はフリツプ・フロ
ツプFF２からFF８のＫ入力側に接続されてい
る。

これに対してフリツプ・フロツプFF１のＫ入
力側はアースされている。フリツプ・フロツプ
FF２からFF８のＪ入力側は計数器Ctの出力側ａ
７からａ１３に直接接続されている。フリツプ・
フロツプFF１からFF８のクロツクパルス入力側
は図で詳細に示されていないがクロツクパルス発
生器Ｃ１の出力側に有利にはスイツチＳ１を介し
て接続されている。フリツプ・フロツプFF１か
らFF８のセツト入力側Prは、アンド素子により
形成される別の論理結合素子Ｇ１からＧ８の出力
側に接続されている。このアンド素子Ｇ１からＧ
８の一方の入力側は計数器Ctの１つの出力側ａ
２に相互に接続されている。アンド素子Ｇ１から
Ｇ８のもう一方の入力側は入力レジスタReg１の
レジスタ段の出力側に接続されている。このレジ
スタの入力側は線路PCManに接続されている。
その線路PCManを介して入力レジスタReg１に
アナログ信号に変換すべきデジタル信号が信号送
信装置から供給される。この信号はこの場合、
PCM信号である。それ故に入力レジスタReg１は
その都度PCM語を形成するビツトの数に相応し
た数のレジスタ段を有する。アンド素子Ｇ１から
Ｇ８の別の入力側は、変換すべきデジタル信号の
個々のビツトの値の列がデジタル―アナログ変換
過程で正確に評価されるように入力レジスタReg
のこの種のレジスタ段の出力側に接続されてい
る。

フリツプ・フロツプFF１からFF８のリセツト
入力側Rsは計数器Ctの計数出力側ａ１および計
数出力側ａ４に共通に接続されている。

フリツプ・フロツプFF１からFF８の出力側Ｑ
はDA変換器DACの個別の入力側に接続されてい
る。このDA変換器はその都度供給されるコード
列を、このコード列に相応するアナログ出力信号
として送出する役目を有する。

このためにDA変換器は従来のＲ―2R回路網に
より構成される。このＲ―2R回路網で個々に設
けられる抵抗の接続点に個別の定電流源から定電
流が供給される。定電流は変換すべき各々のデジ
タル信号のビツトにより制御される。この種の
DA変換器は例えば米国特許第3510868号明細書第
２図より公知である。このDA変換器はそこに供
給される各々のデジタル信号を非直線の屈曲特性
曲線に基づいて相応するアナログ信号に変換す
る。

フリツプ・フロツプFF１からFF８のＱ出力側
はアンド素子により形成される論理結合素子Ｇ２
１〜Ｇ２８の入力側に接続されている。これらの
アンド素子Ｇ２１からＧ２８のもう一方の入力側
は計数器Ctの出力側ａ１５に共通に接続されて
いる。アンド素子Ｇ２１からＧ２８の各々の出力
側は出力レジスタReg２を形成するレジスタ段の
各々のレジスタ段の入力側に接続されている。そ
の際フリツプ・フロツプFF１からFF８のＱ出力
側は、入力レジスタReg１に供給されたデジタル
信号のビツドが生じるのと同じ値の順序でこの出
力レジスタReg２から送出されるデジタル信号の
ビツトが生じるような順序で出力レジスタReg２
の入力側に接続されている。デジタル信号を形成
するビツトの数に相応する数のレジスタ段を有す
る出力レジスタReg２の出力側は線路PCMabに
接続されている。この線路PCMabを介してデジ
タル信号は考察の回路装置に相応する回路装置と
同じような信号受信装置に送出される。このデジ
タル信号はこの場合PCM信号とする。その際所
定の時点でのみ信号を通過させることのできる上
述のアンド素子Ｇ２１からＧ２８は信号送信回路
Sabに所属している。

DA変換器DACの出力側は低域通過フイルタLp
２およびスイツチＳ３を介して加入者Tn.の上述
の受信装置に接続されている。スイツチＳ３およ
び上述したスイツチＳ２の各々の制御入力側は計
数器Ctの出力側ａ３に接続されている。計数器
Ctの計数入力側ｅはこゝでは上述のクロツクパ
ルス発生器Ｃ１の出力側に直接接続されている。

これまで考察した回路装置は繰返し原理により
動作するアナログ―デジタル変換器である。この
回路装置は即ち計数器Ct、フリツプ・フロツプ
FF１からFF８を含む中間レジスタ、この中間レ
ジスタに後置接続されているDA変換器DACおよ
び比較器Cpを有している。またこの比較器の一
方の入力側はDA変換器の出力側に接続されてい
る。比較器のもう一方の入力側にはデジタル信号
に変換すべきアナログ信号が供給され、比較器の
出力側は上述の中間レジスタに論理結合素子Ｇ１
１からＧ１８を介して計数信号の送出を制御す
る。このAD変換器は通信系においては加入者に
個々に設けられる。

第４図に示す回路装置の構成について述べたの
で、次いでこの回路装置の動作について考察す
る。クロツクパルス発生器Ｃ１から送出されるク
ロツクパルスのクロツクパルス繰返し周波数およ
び計数器Ctの構成は、動作の際計数器の各々の
出力側にその都度所定のリズムで計数出力信号が
発生するように選択される。このリズムは、デジ
タル信号が通信系の線路PCManおよびPCMabに
発生するそのリズムと一致する。このリズムは例
えば125μｓの時間を有する。この時間は従来の
PCM時分割多重電話交換系のパルスフレーム時
間に相応する。こゝでは加入者Tnからアナログ
信号を送出する（アナログ信号はデジタル信号に
変換され、デジタル信号として信号受信装置に送
出される）ことまた当該回路装置の入力レジスタ
Reg１に加入者に供給すべきアナログ信号に変換
されるデジタル信号が信号送信装置から供給され
ることを仮定する。しかし上述の回路装置は、加
入者のみがデジタル信号に変換すべきアナログ信
号をあるいは受信レジスタReg１のみがアナログ
信号に変換すべきデジタル信号を供給するときに
も相応する方法で動作する。

通例相応する多数の回路装置のために利用され
るクロツクパルス発生器Ｃ１から計数器Ctの計
数入力側ｅに送出されるクロツクパルスにより計
数器は連続的にその出力側に順次に計数出力信号
を送出する。その際以下の実施例に対して、計数
器Ctがちようど図示の与えられた出力側のいず
れもから計数出力信号が送出されていない出力計
数位置にあると仮定する。こゝではそれ故に新し
い計数サイクル、従つてこの計数サイクルと一致
する変換サイクルが始まる。そこで計数サイクル
過程において計数出力信号が個々に順次計数器
Ctの図示の計数出力側ａ１からａ５ならびにａ
７からａ１５に発生する。その際当該１の計数出
力信号は計数器Ctの図示の出力側に相応する順
序で順次に発生する。

それ故に各々の計数サイクルにおいてまず計数
出力側ａ１に計数出力信号が発生する。それから
計数出力側ａ２に計数出力信号が発生し、以下同
様に計数出力側１５に計数出力信号が発生するま
で続く。計数出力側ａ１５に生じる計数出力信号
は各々の計数サイクルでの最後の計数出力信号で
ある。この最後の計数出力信号の発生後再び計数
出力側ａ１に計数出力信号が発生する。従つてそ
の場合再び新たな計数サイクルが始まる。各々の
計数出力側の計数出力信号はクロツクパルス発生
器Ｃ１より送出される各々のクロツクパルスと同
じ持続時間を有する。即ち計数出力信号はそのほ
か、例えばPCM信号として線路PCManおよび
PCMabに発生するデジタル信号のビツトとは別
の持続時間である。

当該計数サイクル内の計数出力側ａ１に第１の
計数出力信号が発生するとフリツプ・フロツプ
FF１からFF８、従つてAD変換器の中間レジス
タのレジスタ段が消去されるかないしはその出発
状態に戻る。当該計数同期内で計数出力側ａ２に
第２の計数出力信号が発生するとアンド素子Ｇ１
からＧ８までが通過可能になる。その結果入力レ
ジスタReg１に存在するアナログ信号に変換すべ
きデジタルないしはPCM信号のビツトがフリツ
プ・フロツプFF１からFF８のセツト入力側に供
給される。当該のフリツプ・フロツプFF１から
FF８はそれらにその都度供給されるビツトが
“１”ビツトであるときにセツトされる。即ちフ
リツプ・フロツプに所属のセツト入力側に供給さ
れるビツトが“０”ビツトであるとき、フリツ
プ・フロツプはその前に到達した状態にとどま
る。従つてこのことは上述の第２の計数出力信号
が発生すると入力レジスタReg１に存在するデジ
タルないしはPCM信号がフリツプ・フロツプFF
１からFF８を含む中間レジスタに記憶されるこ
とを意味する。その結果フリツプ・フロツプFF
１からFF８のＱ出力側に発生する信号はDA変換
器を制御し、このDA変換器がその出力側で当該
のデジタル信号に相応するアナログ出力信号を送
出するように働く。

当該計数サイクル内で第３の計数出力信号が計
数出力側ａ３に発生するとスイツチＳ２およびＳ
３は閉成される。この時点でDA変換器DACの出
力側から送出されるアナログ出力信号は閉成され
たスイツチＳ３および低域通過フイルタLp２を
介して加入者Tnの受信装置に到達する。その際
フリツプ・フロツプFF１からFF８はまだその前
にセツトされた状態にある。更にスイツチＳ２の
閉成によつて加入者Tnの送信装置から送出され
るアナログ信号が低域通過フイルタLp１を介し
てコンデンサCOに供給される。このコンデンサ
では当該のアナログ信号の瞬時振幅値に相応する
電圧、従つてPAM信号が生じる。

当該計数サイクル内で計数出力側ａ４に第４の
計数出力信号が発生すると、中間レジスタのフリ
ツプ・フロツプFF１からFF８は再び消去され
る。その上スイツチＳ２およびＳ３が再び開放さ
れる。従つて計数サイクル内の（第１の）部分時
間間隔、即ち計数器Ctの出力側ａ１からａ４
（正確に言えば出力側ａ２およびａ３）に計数出
力信号が発生する間に、PCM信号により形成さ
れるデジタル信号のPAM信号として所属の加入
者Tnの受信装置へ送られるアナログ信号への変
換が行なわれる。

上述の（第１の）部分時間間隔に、更に（第２
の）部分時間間隔が続く。計数サイクルのこの部
分時間間隔の間計数出力側ａ５およびａ７からａ
１４に計数出力信号が発生する。計数出力側ａ４
に計数出力信号が発生する時間間隔は計数サイク
ルの第１の部分時間間隔と第２の部分時間間隔の
間の休止時間間隔としてみることができる。

計数サイクル内で第５の計数出力信号が計数出
力側ａ５に発生するとアンド素子Ｇ１１が通過可
能になる。アンド素子Ｇ１１のもう一方の入力側
に比較器Cpの出力信号が供給される。この出力
信号は、（DA変換器DACが最初０出力信号を送
出するので）変換すべきアナログ信号の極性を与
える。この極性に依存して中間レジスタのフリツ
プ・フロツプFF１がセツトされるかまたはそれ
はリセツトされた状態にとどまる。フリツプ・フ
ロツプFF１の状態は第５の計数出力信号の発生
後、DA変換器において定電流源がどちらの極性
に接続されるかを決定する。

計数器Ctの次の計数位置では何らの計数出力
号も送出されない。その理由は計数出力側に次の
計数出力信号の発生が始まるとその前に投入接続
された定電流源はまた実際に定電流を送出するこ
とができる、すなわち各々の投入接続効果が既に
減衰しているからである。計数出力側ａ７からａ
１１にそれに続いて順次に計数出力信号が発生す
るとDA変換器のアナログ出力信号の振幅がコン
デンサCOに記憶された変換すぺきアナログ信号
の振幅に徐々に等しくなるようにDA変換器DAC
を制御する。この繰返し方式として示した変換方
式は基本的には公知である（例えば、米国特許第
3234544号明細書参照）。従つてこれ以上は詳しく
述べない。計数出力側ａ１４に計数出力信号が発
生した後、中間レジスタのフリツプ・フロツプ
FF１からFF８の各々のＱ出力側には、全体で１
つのデジタル信号を形成するビツトが送出され
る。このデジタル信号はコンデンサに記憶された
アナログ信号に相応する。計数出力側ａ１５に最
后の計数出力信号が発生するとアンド素子Ｇ２１
からＧ２８は通過可能になる。この結果フリツ
プ・フロツプFF１からFF８から送出されたビツ
トが出力レジスタReg２のレジスタ段に記憶され
る。従つて上述のアナログ信号に相応するデジタ
ル信号は線路PCMabを介して信号受信装置に伝
送される。計数出力側ａ１５に計数出力信号が発
生すると再び新たな計数サイクルが始まる。即ち
上述した過程が新たに始まる。上述において計数
器Ctが上述の両方の変換過程（デジタル信号の
アナログ信号への変換およびアナログ信号のデジ
タル信号への変換）が始まるとき、その出発計数
位置にあると仮定した。しかし上述の回路装置は
計数器Ctが変換過程の実施の前に１つの計数出
力信号がその出力側ａ１，ａ４，ａ５またはａ７
〜ａ１５から送出されるとき全く類似した方法で
動作することに注意すべきである。出力側ａ１か
ら１つの計数出力信号が送出される場合には、即
ち出力側ａ２に続いて発生する計数出力信号は上
述の方法で入力レジスタReg１からのデジタル信
号の受信および変換を制御する。そしてその後更
に計数器の出力側に発生する計数出力信号は上述
のような機能を働き従つてアナログ信号のデジタ
ル信号への変換を制御する。出力側ａ４，ａ５ま
たはａ７からａ１５の出力側の１つに計数出力信
号が発生する場合には、進行する計数サイクル内
で入力レジスタReg１に含まれている回路装置か
らのデジタル信号はアナログ信号に変換されまた
所属の加入者から送出される回路装置からのアナ
ログ信号はデジタル信号に変換されない。これに
対して変換の前に計数器Ctがその出力側ａ２に
計数出力信号を送出すると、丁度進行している計
数サイクル内では単に所属の加入者Tnから送出
されるアナログ信号のデジタル信号への変換が行
なわれ、次に計数サイクルが始まるとはじめて入
力レジスタReg１に含まれているデジタル信号が
回路装置により所属の加入者に供給されるアナロ
グ信号に変換される。この場合変換が続けて行な
われる上述の両方の部分時間間隔が、従つて別の
順序で順次に続く。

上述の回路装置は主要なクロツクパルス発生器
Ｃ１、加入者Tnおよび低域通過フイルタLp１，
Lp２を別にすれば、唯一の半導体チツプで集積
回路技術で実現するのに特に適している。その上
回路装置に設けられる計数器Ctは後置接続され
るデコーダを有する４段の２進計数器として構成
でき、その計数器Ctは16の出力側のうちの１つ
に１つの出力信号を送出する。その際相応の方法
では上述したように所定の出力信号は（すなわち
計数位置“０”および“６”）利用できない。こ
のような回路装置は、基準となる制御パルスのそ
れぞれのパルスフレーム内に２重に利用される唯
一のAD変換装置だけを必要とする。この回路装
置は、回路技術的に比較的安価である。なぜなら
従来の構成のものでよいAD変換装置の他に、ア
ナログ信号をデイジタル信号に変換するため、お
よびこのようなデイジタル信号を送出するため、
またアナログ信号に変換されるべきデイジタル信
号を記憶しておくため、およびこのようなデイジ
タル信号を変換するために１つの入力レジスタお
よび１つの出力レジスタだけしか必要としないか
らである。

ところで特に構内交換系において会議通話を行
うことができるという可能性は、しばしば必要な
特徴をなしている。

その際アナログ交換による遠隔通信系を問題に
するならば、中央局に配置されたそのため必要な
会議ユニツトは、回路技術的に比較的簡単であ
る。

しかしながら本発明にて前提としているよう
に、デジタル動作する加入者を有するPCM時分
割多重遠隔通信装置を問題にするならば、会議ユ
ニツトのために多くの回路技術的費用を使用しな
ければならない。個々の加入者から会議ユニツト
に供給されるPCM語は、非直線持性に応じて符
号化されているので、これらのPCM語は、すな
わちそのままで直ちに加算された語、即ち和語に
なるように加算することはできない。

そのため例えば個々の加入者から到来するデイ
ジタル信号をアナログ信号に変換し、それから
個々のアナログ値からアナログ和信号を形成し、
かつ最後にこのような和信号をデイジタル信号に
変換した後に会議加入者に送信することは公知で
ある（ドイツ連邦共和国特許出願公開第1918100
号明細書）。その際パルスフレーム内においてそ
の都度会議通話に参加する会議加入者の数と同じ
和信号が形成されるように行なわれ、その際和信
号のそれぞれにおいてその都度会議加入者のいづ
れかの通話成分が消失する。

ここではこの和の形成は次のように行われる。
すなわちまずデイジタルアナログ変換の後にその
都度２つの加入者の通話成分が加算され、これに
より生じる中間和をデイジタル値に変換し、この
中間和をアナログ値に逆変換し、かつアナログ値
に変換された次の加入者の通話成分に加算し、以
下同様に最終的にデイジタル和語がｎ―１の会議
加入者の通話成分から形成され、この話語がｎ番
目の加入者に送信されるまで加算する。

その他の和語の形成も同じように行われる。

そのため前記公知の回路装置では３つのDA変
換器を必要とし、これら変換器のうち２つは中間
和または和形成の前のデイジタルアナログ変換の
ために使われ、符号化装置の第３の部品は、デイ
ジタル中間和または和信号の形成のためのもので
ある。これらDA変換器は、１パルスフレーム内
の前記の多重DA変換のため非常に高速で動作で
きなければならず、かつそれに応じて高価であ
る。

それ故に本発明の課題は、上記欠点が取除かれ
た、会議通話を処理する回路装置を提供すること
にある。

即ちこの課題は本発明により特許請求の範囲第
１項記載の特徴を有するデイジタル信号をアナロ
グ信号に変換し、かつ逆にアナログ信号をデイジ
タル信号に変換する回路装置によつて解決され
る。

本発明は、会議接続の会議情報の和語の形成お
よび送出に用いられる交換局部分、即ち会議ユニ
ツトを改良したものであり、その際このユニツト
には会議加入者から到来する会議情報成分が供給
され、和信号は会議加入者に割当てられたタイム
スロツトの期間中その都度複数回送出される。

本発明の回路装置によれば、個々の会議加入者
から出るデイジタル信号からの和形成に関連し
て、くり返し方式で動作する唯一のAD変換装置
しか必要でない。この変換装置は、１パルスフレ
ーム内でアナログ信号をデイジタル信号に変換す
るため、およびデイジタル信号をアナログ信号に
変換するため利用される。

その際和形成は、直接、従つて公知の会議ユニ
ツトにおけるように中間和を形成することなく行
われる。その結果すべての会議加入者に対して同
一の和情報が形成され、従つてそれぞれの会議加
入者がこの和と共に自分の通話成分を受信するよ
うに動作する時にも、本発明による回路装置にお
いてAD変換装置の一部であるDA変換器に対し
て、公知の会議ユニツトのDA変換器における場
合よりもずつと低い動作速度しか必要でない。

上記自分の通話成分を和情報とともに受信する
ことは、ほとんどの場合妨害とは思われないが、
個々の会議加入者に、自分の成分をもはや含まな
い和信号をそれぞれ送りたい場合、さらに本発明
により特許請求の範囲第２項記載の特徴を有する
デイジタル信号をアナログ信号に変換しかつ逆に
アナログ信号をデイジタル信号に変換する回路装
置が提案される。この発明によればDA変換器の
動作速度に関して第１の本発明のものよりも高価
であるが、相応して良好な特性を有する。

本発明の実施例を以下図面によつて説明する。

第１図に示された回路装置は、ここでは図示し
ない交換局の一部であり、その相当の部分が、公
知の第４図に示す回路装置に相応する。

繰り返しになるが公知の部分も含めて説明す
る。

この回路装置は、計数器たるシーケンス制御部
Ctを有し、このシーケンス制御部は、クロツク
発生器Clによつて順次制御され、かつこの回路
の出力端子ａ１ないしａ２３は、本回路装置の
個々の部分に対して順に制御信号を供給する。

これら部分のうち１つは、ここで詳細に説明し
ない中間レジスタ、すなわちバツフアレジスタ
ZRであり、このレジスタは、PCM語あたり８ビ
ツトを仮定して、フリツプフロツプの形の８つの
レジスタ段を有する。

これらフリツプフロツプは、シーケンス制御部
Ctによる制御によつて、それぞれ８ビツトの
PCM語の形で存在する情報を入力レジスタReg１
１ないしReg１４から順に受取る。この入力レジ
スタの数は、会議加入者の最大可能な数に相応し
ている。

前記のレジスタは、それぞれ参加した会議加入
者に対応する時分割チヤネルのタイムスロツトの
間入時分割多重線路PCManから、これら加入者
から出るデイジタル信号を受取り、そのためこれ
らのレジスタは、イネーブル信号Ko１ないしKo
４によつて準備状態にされる。

バツフアレジスタZRの前記のフリツプフロツ
プの出力端子は、DA変換器DACのそれぞれ１つ
の入力端子に接続されている。

DA変換器DACの出力側には、主要なものとし
て増幅器Ｖと、スイツチＳ１ないしＳ４と、コン
デンサＣ１ないしＣ４と、加算増幅器VSとから
成る加算装置Ａが設けられている。その際DA変
換器DACの出力端子は、増幅器Ｖの入力端子に
接続されており、この増幅器の出力端子は、一方
においてスイツチＳ１ないしＳ４を介してコンデ
ンサＣ１ないしＣ４の１つに接続可能である。こ
れらスイツチＳ１ないしＳ４は、同様にシーケン
ス制御部Ctから供給される制御信号によつて制
御される。コンデンサＣ１ないしＣ４のアース端
子とは反対側の電極は、高抵抗Ｒ１ないしＲ４を
介して、演算増幅器の形の加算増幅器VSの入力
端子に接続されている。

この加算増幅器の出力端子と増幅器反転入力端
子との間に、可変抵抗Ｒ５を介した接続がある。
さらにこの増幅器反転入力端子は、抵抗Ｒ７を介
してアースに接続されている。

加算増幅器の出力端子は、同様にシーケンス制
御部から制御可能なスイツチＳ５を介して、コン
デンサCoのアースとは反対側の電極およびアナ
ログ比較器Cpの一方の入力端子に接続されてい
る。このアナログ比較器の他方の入力端子は、増
幅器Ｖの出力端子に直接接続されている。アナロ
グ比較器Cpの出力信号は、イネーブル信号とし
てバツフアレジスタZRに供給される。このこと
については後に説明する。

さらにバツフアレジスタZRのフリツプフロツ
プの出力端子は、信号送出回路Sabの入力端子に
接続されている。この信号送出回路は、シーケン
ス制御部Ctの別の制御信号によつて、バツフア
レジスタからこの信号送出回路に接続された出力
レジスタReg２への信号転送を行う。

出力レジスタReg２に出力バツフアレジスタ
AZRが付属しており、この出力バツフアレジス
タは、出力レジスタの記憶値をパルスフレーム毎
に１度受取る。出力バツフアレジスタAZRの出
力端子にマルチプレクサMuxの並列入力端子が接
続されており、このマルチプレクサは、並列直列
変換器として動作する。マルチプレクサMuxの直
列出力端子は、AND素子Ｕの一方の入力端子に
接続されており、このAND素子の他方の入力端
子にOR素子０の出力端子が接続されている。こ
のOR素子０の入力端子にすでに述べたイネーブ
ル信号Ko１ないしKo４が供給される。これらイ
ネーブル信号は、会議加入者に対応する時分割チ
ヤネルのタイムスロツトの間生じる。

AND素子Ｕの出力端子は、出時分割多重線路
PCMabに接続されている。

多重に設けられた入力レジスタReg１１ないし
Reg１４、DA変換器DACから送出される個々の
アナログ信号の加算に関する回路部分即ち破線で
示す加算装置Ａ、および出力レジスタReg２の後
に配置された回路部分を除外すれば、第１図に図
示の回路装置は、デジタル信号をアナログ信号
に、またその逆にアナログ信号をデジタル信号に
変換する第４図の公知の回路装置と同じである。

上記の本発明による回路装置の動作を以下詳細
に説明する。

会議加入者から供給されるデイジタル信号は入
時分割多重線路PCManにおいて図示された回路
装置に達し、かつイネーブル信号Ko１ないしKo
４の時間の正確な発生によつて、それぞれ適正な
入力レジスタReg１１ないしReg１４に達する。

パルスフレーム始点に続いてその都度シーケン
ス制部Ctの出力端子ａ１ないしａ２３は、順に
制御信号を供給する。

出力端子ａ１から発生される制御信号は、バツ
フアレジスタZRのフリツプフロツプのリセツト
を行う。

シーケンス制御部の出力端子ａ２における制御
信号は、第１の入力レジスタReg１１内にあるデ
イジタル信号をバツフアレジスタZRのフリツプ
フロツプへ転送するので、このデイジタル信号
は、DA変換器DACの入力端子に順次に加わる。
それに応じて増幅器Ｖを介して送出されるアナロ
グ信号は、シーケンス制御部の出力端子ａ３に制
御信号が次に生じた際、スイツチＳ１を介してコ
ンデンサＣ１に達する。

シーケンス制御部の出力端子ａ４に制御信号が
生じると、バツフアレジスタZRのフリツプフロ
ツプは再び消去される。シーケンス制御部の出力
端子ａ５ないしａ１２における制御信号によつ
て、残りの入力レジスタReg１２ないしReg１４
に記憶されたデイジタル信号に対して同じ過程が
順にくり返される。

シーケンス制御部の出力端子ａ１３から生じる
制御信号は、スイツチＳ５を閉じるので、この時
増幅器VSは、コンデンサＣ１ないしＣ４により
記憶されたアナログ信号から形成された和アナロ
グ信号をアナログメモリ、この実施例ではコンデ
ンサCoに送出でき、それによりこの和信号は、
アナログ比較器Cpの入力端子に加えられる。す
なわち比較器Cpの動作については第４図に示す
公知の回路の比較器Cpの作用に相応する。すな
わち基本的にその機能は、比較器入力側に加わる
変換すべきアナログ信号が、DA変換器DACがバ
ツフアレジスタZRの調整設定、したがつてデジ
タル情報の形成に基いて送出するアナログ信号よ
り大きいかまたは小さいかどうかを検査すること
である。この調整設定は比較器Cpの出力信号に
基いて、バツフアレジスタの調整設定が、変換す
べきアナログ信号に一致する相応のアナログ値を
有するデジタル信号に至るまで変化される。

次にシーケンンス制御部Ctの出力端子ａ１４
ないしａ２２から生じる制御信号によつて、一方
においてバツフアレジスタZRのレジスタ段が直
接制御され、また他方においてこれら制御信号
は、アナログ比較器の出力信号によるレジスタ段
の制御を行うようにする。このようにくり返し法
とも称する公知の変換方法（例えばドイツ連邦共
和国特許出願公開第2315896号第１図、米国特許
第3234544号明細書、ドイツ連邦共和国特許出願
公開第2534109号明細書参照）で、DA変換器
DACから送出されるアナログ電圧は、コンデン
サCoに記憶された和アナログ電圧に徐々に近似
されるので最終的にバツフアレジスタにおいてこ
の和アナログ電圧に対するデイジタル値が得られ
る。

シーケンス制御部の出力端子ａ２３における制
御信号の発生によつて、この時最終的にバツフア
レジスタZRに記憶されたデイジタル信号は、信
号送信装置Sabによつて出力レジスタReg２に転
送される。

後続のパルスフレームの開始そ共に、出力レジ
スタReg２から出力バツフアレジスタAZRへデイ
ジタル信号の転送が行われる。それにより出力レ
ジスタReg２は、再びデイジタル符号化された新
たな和信号を記憶するために利用できる。

マルチプレクサMuxによつて出力バツフアレジ
スタAZRの出力端子はビツト毎に読出されるの
で、AND素子Ｕに、出力バツフアレジスタAZR
に記憶されたデイジタル信号が直列形で供給され
る。これらのビツトは、OR素子Ｏによつて信号
が供給された時に、直列形の語として出時分割多
重線路PCMabに達する。このことは、パルスフ
レーム内においてこのOR素子の入力端子に達す
るイネーブル信号Ko１ないしKo４によつて、会
議加入者に対応する時分割チヤネルのタイムスロ
ツト毎に複数回行われる。従つてデイジタル符号
化された和信号は、所望のようにパルスフレーム
あたり複数回送信される。また、シーケンス制御
部CtがバツフアメモリZR、比較器CpおよびDA
変換器DACと、アナログメモリCOに記憶された
アナログ信号からデジタル信号への変換の際協働
する作用は第４図に示す公知の回路の作用に相応
する。

本発明の回路装置の場合増幅器Ｖの出力側から
比較器Cpの入力側に達する信号はアナログ和信
号である。この信号の、デジタル信号への変換
は、第４図に示す公知の回路装置と同じ方法で、
すなわちシーケンス制御部Ctによるバツフアレ
ジスタCRの相応の制御に基いて行なわれる。バ
ツフアメモリの相応に調整設定によつて表わされ
る変換過程の終了時に存在するデータ信号の、レ
ジスタReg２ないし引続く出力バツフアレジスタ
AZRへの転送も、シーケンス制御部Ctの制御に
基いて行なわれる。

１つの会議加入者が付加接続された際にそれを
指示する信号を送出したい場合、このことは、抵
抗Ｒ６を介して加算増幅に、例えば0.3msのパル
ス幅において１秒のパルス周期でパルス列を供給
する和ことによつて簡単に行うことができる。

第２図は、４個の加入者に対する会議ユニツト
の会議加入者に関する部分の本発明による第２の
実施例を示しており、多くの部分が第１図による
装置と同じである。ここではこのような部分は同
一の符号を有し、かつもはや詳細には説明しな
い。

第１図による回路装置に対する第２図の回路装
置の相違点は、大体において入力レジスタReg１
１ないしReg１３が、ｎ―１＝３個存在するとい
う点にある。これらの入力レジスタは、会議接続
が行われた際、この回路装置に対応する会議加入
者以外の残りの会議加入者のそれぞれ１つに割当
てられており、その際これら入力レジスタは、こ
れら残りの会議加入者に割当てられたタイムスロ
ツトの間それぞれイネーブル信号によつて記憶で
きるようにする。さらに第３図を参照して本発明
による回路装置の第２の実施例の動作を詳細に説
明する。

第３図に、最大４つの会議加入者に対する本発
明による会議ユニツトが示されており、この会議
ユニツトは、それに応じて第２図のように構成さ
れた４つの回路装置Sch１ないしSch４から成
り、これら回路装置のうちそれぞれは４つの会議
加入者が対応している。

これら回路装置の入力レジスタReg１１ないし
Reg１３の入力端子は、相応した適正な時間にイ
ネーブル信号を供給することによつてそれぞれ自
分以外の会議加入者に対応している。従つて回路
装置Sch１において、入力レジスタReg１１にイ
ネーブル信号Ko１＝６が、レジスタReg１２に
イネーブル信号Ko１＝９が、レジスタReg１３
にイネーブル信号Ko１＝18が供給され、それに
よりこれらレジスタは自分以外の会議加入者に対
応している。これら加入者には、時分割チヤネル
６，９および１８に割当てられている。回路装置
Sch２においてレジスタReg１１ないしReg１３
は、この順序で時分割チヤネル２，９および１８
が割当てられた会議加入者に対応している。Sch
３、Sch４も同様である。

回路装置Sch１ないしSch４の出力レジスタ
Reg２の出力端子は互いに接続されており、かつ
出時分割多重線路PCMabに接続されている。こ
れらレジスタからの出力は、スタート信号Ssに
よつて行われ、これらスタート信号は、所属の会
議加入者に対応する時分割チヤネルのタイムスロ
ツトの間その都度生じる。従つて第２図に示され
た例において回路装置Sch１の出力レジスタから
の転送は、時分割チヤネル２のタイムスロツトの
間に行われ、回路装置Sch２においては時分割チ
ヤネル６のタイムスロツトの間、回路装置Sch３
においては時分割チヤネル９のタイムスロツトの
間、また回路装置Sch４においては時分割チヤネ
ル１８のタイムスロツトの間に行われる。

次に本発明による回路装置の動作を詳細に説明
明する。その際個々の回路装置Sch１ないしSch
４において行われる過程は、第２図により１つの
回路装置に関してだけ説明する。なぜならその他
の回路装置において同じ過程が行われるからであ
る。

会議加入者から供給されるデイジタル信号は入
時分割多重線PCManにおいて回路装置に達し、
かつイネーブル信号Ko１ないしKo３の適正な時
間の発生によつてその都度正しく入力レジスタ
Reg１１ないしReg１３に到達し、例えば回路装
置Sch１において時分割チヤネル６，９および１
８のタイムスロツトの間に到達する。

その都度パルスフレーム始点に続いてこのよう
な回路装置のシーケンス制御部Ctは、出力端子
ａ１ないしａ２０から順に出力信号を供給する。

シーケンス制御部の出力端子ａ１から発生され
る制御信号は、バツフアレジスタZRのフリツプ
フロツプのリセツトを行う。

シーケンス制御部の出力端子ａ２における制御
信号は、第１の入力レジスタReg１１内にあるデ
イジタル信号をバツフアレジスタZRのフリツプ
フロツプへ転送するので、このデイジタル信号
は、デイジタルアナログ変換器DACの入力端子
に順次に加わる。それに応じて増幅器Ｖを介して
送出されたアナログ信号は、次にシーケンス制御
部の出力端子ａ３に制御信号が生じた際、スイツ
チＳ１を介してコンデンサＣ１に達する。

シーケンス制御部の出力端子ａ４に制御信号が
生じると、バツフアメモリZRのフリツプフロツ
プは再び消去される。シーケンス制御部の出力端
子ａ５ないしａ９における制御信号によつて、そ
の他の入力レジスタReg１２およびReg１３に記
憶されたデイジタル信号に関して同じ過程が順に
くり返される。

シーケンス制御部の出力端子ａ１０から生じる
制御信号は、スイツチＳ５を閉じるので、この時
増幅器VSは、コンデンサＣ１ないしＣ３により
記憶されたアナログ信号から形成された和アナロ
グ信号をコンデンサCoに送出することができ、
それによりこの和信号は、アナログ比較器Cpの
入力端子に加わる。

次にシーケンス制御部Ctの出力端子ａ１１な
いしａ１９から生じる制御信号によつて、一方に
おいてバツフアレジスタZRのレジスタ段が直接
制御され、また他方においてアナログ比較器の出
力信号によつてレジスタ段の制御が行なわれるよ
うになる。このようにくり返し法とも称する公知
の変換方法（例えばドイツ連邦共和国特許出願公
開第2315896号第１図、米国特許第3234544号明細
書、および特公昭55―42773号公報）で、コンデ
ンサCoに記憶された和アナログ電圧にDA変換器
DACから発生されるアナログ電圧が徐々に近似
されるので、最終的にバツフアレジスタ内に、こ
の和アナログ電圧に対するデイジタル値が得られ
る。

シーケンス制御部の出力端子ａ２０に制御信号
が生じると、バツフアレジスタZRに記憶された
デイジタル信号は、最終的に信号送出装置Sabに
よつて出力レジスタReg２に転送される。

それにより回路装置Sch１のこの出力レジスタ
Reg２内に和電圧のデイジタル値があり、その際
この和電圧は、時分割チヤネル６，９および１８
に対応する加入者の通話成分から構成されたもの
である。

同様に第２図による回路装置以外の回路装置
Sch２ないしSch４のレジスタは、それぞれ自分
以外の３つの会議加入者の個別信号成分から成る
デイジタル表示された和電圧値を含んでいる。こ
の和電圧値は、どの回路装置Sch１ないしSch４
に出力レジスタReg２が属するかに応じて、時分
割チヤネル２，６，９および１８のタイムスロツ
トの間スタート信号Ssによつて、出時分割多重
線路PCMabに送出される。

それにより時分割多重線路を介して達すること
ができる個々の会議加入者に、その都度これら加
入者に対応する時分割チヤネルにおいて和電圧が
送出され、これら和電圧は所望のように自分の信
号成分を含まない。

それぞれの回路装置Sch１ないしSch４におい
て３度のDA変換、和形成およびそれに続くAD変
換の前記の過程は、それぞれパルスフレーム内で
その都度周期的にくり返して行われる。

最後に第３図の回路装置における時間的関係を
補足説明して、要約する。

まず最初に断つておくが、本発明の回路装置で
はその第２の発明の実施例において会議毎に最大
４人の会議加入者を前提とすれば、第２図の回路
装置を４つ設けなければならない。第３図におい
てはこれら４つの回路装置Sch１〜Sch４それぞ
れの入力レジスタReg１１ないしReg１３並びに
出力レジスタReg２のみを図示しているにすぎな
い。

時分割チヤネル２，６，９および１８が配属さ
れている４人の会議加入者の会議とする具体例の
場合、時分割チヤネル２が配属されている会議加
入者に属する回路装置Sch１において、Reg１１
のイネーブル信号Ko１は時分割チヤネル６の時
間間隔の期間中生じ、レジスタReg１２に対する
イネーブル信号Ko２は時分割チヤネル９の時間
間隔において生じ、レジスタReg１３に対するイ
ネーブル信号Ko３は時分割チヤネル１８の時間
間隔において生じ、その結果３つの他の会議加入
者から到来する会議成分は適時にこれら入力レジ
スタReg１１ないしReg１３に達する。

時分割チヤネル６が配属されている会議加入者
に所属する回路装置Sch２において、レジスタ
Reg１１のイネーブル信号Ko１は時分割チヤネ
ル２の時間間隔において生じ、レジスタReg１２
のイネーブル信号Ko２は時分割チヤネル９の時
間間隔において発生し、レジスタReg１３のイネ
ーブル信号Ko３は時分割チヤネル１８の時間間
隔において発生する。

時分割チヤネル９ないし１８が配属されている
回路装置Sch３およびSch４においても上記と同
様のことが当嵌る。

それぞれ別の会議加入者に所属している特定の
時分割チヤネルの期間中個別回路装置に到来する
PCM語は、DA変換が行なわれるかもしくは当該
の会議加入者から到来するアナログ情報は、AD
変換が行なわれる。AD変換ないしDA変換の制御
は、固定のクロツクパターンに応じて、すなわち
制御信号ａ１ないしａ２０の発生に相応して行な
われる。

個別の回路装置においてAD変換後出力レジス
タReg２に達するデジタル情報はこのレジスタか
らその都度、当該の会議加入者に配属されている
時分割チヤネルのタイムスロツトにおいて出時分
割多重線路PCMabに送出され、すなわち回路装
置Sch１の場合時分割チヤネル２のタイムスロツ
トにおいて、回路装置Sch２の場合時分割チヤネ
ル６のタイムスロツトにおいて、回路装置Sch３
の場合時分割チヤネル９のタイムスロツトにおい
て、回路装置Sch４の場合時分割チヤネル１８の
タイムスロツトにおいて送出される。

【図面の簡単な説明】

第１図は、本発明による回路装置の第１の実施
例を示すブロツク図、第２図は本発明の別の実施
例を示すブロツク図、第３図は、最大ｎ＝４に対
して第２図による部分から成る会議ユニツトを概
略的に示すブロツク図、第４図は、本発明の基に
なつている公知の回路装置のブロツク図である。 Ct…シーケンス制御部、ZR…バツフアレジス
タ、DAC…DA変換器、Ａ…加算装置、Cp…アナ
ログ比較器、Reg２…出力レジスタ、Reg１１〜
Reg１４…入力レジスタ、Sab…信号送出装置、
AZR…出力バツフアレジスタ、Mux…マルチプ
レクサ。

Claims (1)

1. 【特許請求の範囲】 １ アナログ信号を記憶するアナログメモリCo
   と、デイジタル信号を記憶する入力レジスタReg
   １１ないしReg１４と、シーケンス制御部Ctと、
   該シーケンス制御部によつて発生された制御信号
   によつて制御可能なバツフアメモリZRと、該バ
   ツフアメモリに後置接続されているDA変換器
   DACと、該DA変換器によつて送出されたアナロ
   グ信号を前記アナログメモリCoにおいて記憶さ
   れているアナログ信号と比較しかつその出力信号
   によつて前記バツフアメモリZRにおける前記シ
   ーケンス制御部Ctの制御信号の送出を制御する
   比較器Cpとを有し、その際前記シーケンス制御
   部Ctは、所定の一方の制御信号によつて、前記
   入力レジスタReg１１ないしReg１４から受信さ
   れる、アナログ信号に変換すべきデイジタル信号
   の、DA変換器DACへの転送を可能化するように
   構成されており、かつ所定の他方の制御信号によ
   つてシーケンス制御部Ctと、バツフアレジスタ
   ZRと、比較器CPとDA変換器DACとから構成さ
   れるAD変換装置を用いてアナログメモリに記憶
   されたアナログ信号のデイジタル信号への変換が
   行なわれまた前記バツフアメモリZRの出力側は
   信号送信装置Sabの入力側に接続されておりかつ
   前記バツフアメモリZRのレジスタ段のセツト入
   力側に前記入力レジスタReg１１ないしReg１４
   の出力側が接続されており、また、それぞれを会
   議加入者の１つに対応させることができる前記入
   力レジスタの数は、可能な最大の会議加入者数に
   相応し、かつ入力レジスタReg１１ないしReg１
   ４の記憶内容は、前記シーケンス制御部Ctの一
   方の所定の制御信号によつて制御されて、順次前
   記DA変換器DACに転送され、かつ更に前記DA
   変換器DACに接続されている加算装置Ａを有
   し、該加算装置は、前記シーケンス制御部Ctの
   所定の他方の制御信号によつて制御されて、DA
   変換器DACに関連してデイジタル信号に変換さ
   れるアナログ和信号を形成し、かつ前記信号送信
   装置Sabに接続されている出力レジスタReg２お
   よび該出力レジスタReg２に接続されている出力
   バツフアメモリAZRを有し、該バツフアメモリ
   からデイジタル和信号が会議加入者に対応してい
   る時分割チヤネルのタイムスロツトにおいて送出
   されるようにしたことを特徴とするデイジタル信
   号をアナログ信号に変換しかつ逆にアナログ信号
   をデイジタル信号に変換する回路装置。 ２ アナログ信号を記憶するアナログメモリCo
   と、デイジタル信号を記憶する入力レジスタReg
   １１ないしReg１３と、シーケンス制御部Ctと、
   該シーケンス制御部によつて発生された制御信号
   によつて制御可能なバツフアメモリZRと、該バ
   ツフアメモリに後置接続されているDA変換器
   DACと、該DA変換器によつて送出されたアナロ
   グ信号を前記アナログメモリCoにおいて記憶さ
   れているアナログ信号と比較しかつその出力信号
   によつて前記バツフアメモリZRにおける前記シ
   ーケンス制御部Ctの制御信号の送出を制御する
   比較器Cpとを有する回路装置を備え、その際前
   記シーケンス制御部Ctは、所定の制御信号によ
   つて、前記入力レジスタReg１１ないしReg１３
   から受信される、アナログ信号に変換すべきデイ
   ジタル信号の、DA変換器DACへの転送を可能化
   するように構成されており、かつ所定の他方の制
   御信号によつてシーケンス制御部Ctと、バツフ
   アレジスタZRと、比較的CPとDA変換器DACと
   から構成されるAD変換装置を用いてアナログメ
   モリに記憶されたアナログ信号のデイジタル信号
   への変換が行なわれ、また前記バツフアメモリ
   ZRの出力側は信号送信装置Sabの入力側に接続さ
   れておりかつ前記バツフアメモリZRのレジスタ
   段のセツト入力側に前記入力レジスタReg１１な
   いしReg１３の出力側が接続されており、前記回
   路装置が参加可能な最大ｎ個の会議加入者におい
   てｎ重（Sch１ないしSch４）に設けられており
   かつそれぞれ会議加入者の１つに割当て可能であ
   り、そのため前記回路装置がそれぞれｎ―１個の
   入力レジスタReg１１ないしReg１３を有し、こ
   れら入力レジスタが、それぞれ残りの会議加入者
   の１つに割当てられており、かつこれら入力レジ
   スタの内容が、シーケンス制御部Ctの所定の一
   方の制御信号により制御されて順にDA変換器
   DACに転送され、また前記回路装置はそれぞ
   れ、DA変換器に接続された加算装置Ａを有し、
   該加算装置がアナログ和信号を形成し、この和信
   号は順序制御部Ctの所定の他方の制御信号によ
   り制御されてDA変換器DACに関連してデイジタ
   ル信号に変換され、かつ前記信号送信装置Sabに
   接続されている出力レジスタReg２は前記デイジ
   タル値を受取つてその内容を、同レジスタに割当
   てられている会議加入者に対応する時分割チヤネ
   ルのタイムスロツト２，６，９，１８の間送信す
   ることを特徴とするデイジタル信号をアナログ信
   号に変換しかつ逆にアナログ信号をデイジタル信
   号に変換する回路装置。