JPS6125175B2 - - Google Patents
Info
- Publication number
- JPS6125175B2 JPS6125175B2 JP56047424A JP4742481A JPS6125175B2 JP S6125175 B2 JPS6125175 B2 JP S6125175B2 JP 56047424 A JP56047424 A JP 56047424A JP 4742481 A JP4742481 A JP 4742481A JP S6125175 B2 JPS6125175 B2 JP S6125175B2
- Authority
- JP
- Japan
- Prior art keywords
- adapter
- memory
- exclusive control
- signal
- memory data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【発明の詳細な説明】
本発明は入出力装置サブシステムに係り、特に
磁気デイスク装置サブシステムにおける排他制御
用メモリの回復方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input/output device subsystem, and more particularly to a method for recovering exclusive control memory in a magnetic disk device subsystem.
従来、入出力装置サブシステムの障害対策とし
てアクセス・パスの二重化に伴い排他制御メモリ
の２重化が行われている。 Conventionally, as a countermeasure against failures in input/output device subsystems, exclusive control memories have been duplicated in conjunction with duplication of access paths.
しかしながら、かかる排他制御メモリの２重化
により以下のような問題が生じている。 However, such duplication of exclusive control memories causes the following problems.
(1) 片系に障害が発生した際、相手系の排他制御
用メモリとの比較において、比較不一致となる
ためエラーとなり、系全体の動作が行われなく
なる。(1) When a failure occurs in one system, a comparison with the exclusive control memory of the other system results in a mismatch, resulting in an error, and the entire system stops operating.
(2) 障害の補修完了時には、相手系の入出力動作
を一度停止させ排他制御情報をセツトし直した
後でないとシステムへ連結し使用することがで
きない。(2) When the fault has been repaired, input/output operations on the other system must be stopped and the exclusive control information reset before it can be connected to the system and used.
即ち、本来システムの信頼性を確保するため
に各々のアダプタに接続された排他制御メモリ
の比較を行わせるものの片系の障害時において
は、系全体の動作を停止せざるおえなく、又、
その補修に煩雑さをともなうものである。 That is, although exclusive control memories connected to each adapter are originally compared to ensure system reliability, when one system fails, the operation of the entire system has to be stopped.
The repair is complicated.
本発明では、上記問題点を鑑み、排他制御情報
を継続的に保持することにより不用意なアクセス
によるデータの破壊を防止し、補修完了後のシス
テムへの組み込みを敏速に行うことの可能な排他
制御方式を提供することを目的としている。 In view of the above problems, the present invention prevents data destruction due to careless access by continuously retaining exclusive control information, and provides exclusive control information that can be quickly incorporated into the system after repairs are completed. The purpose is to provide a control method.
又、上記目的はアダプタに各アダプタ間でデー
タ転送を行う共有線とその制御回路を設け、片系
の障害時に該共有線を通じて相手系のアダプタヘ
メモリデータ比較禁止信号を送りメモリデータの
比較を中止し、又該障害が補修された後排他制御
メモリ複写開始信号、排他制御メモリデータ要求
信号及びメモリデータ比較禁止解除信号を送り、
該障害を生じた系のメモリにデータの複写を行い
再び通常の動作へ復旧せしめることにより達成さ
れるものである。 In addition, the above purpose is to provide a shared line and its control circuit for data transfer between each adapter in the adapter, and when one system fails, a memory data comparison prohibition signal is sent to the other system's adapter through the shared line to prevent memory data comparison. and after the failure is repaired, sends an exclusive control memory copy start signal, an exclusive control memory data request signal, and a memory data comparison prohibition release signal,
This is achieved by copying the data to the memory of the faulty system and restoring normal operation again.
第１図は、従来の入出力装置サブシステム構成
に、本発明の特徴である共有信号制御回路をアダ
プタに、そして共有信号線を各アダプタ間に設け
たものである。 FIG. 1 shows a conventional input/output device subsystem configuration in which a shared signal control circuit, which is a feature of the present invention, is provided in an adapter, and a shared signal line is provided between each adapter.
ここで、制御装置はアダプタを介して、排他制
御メモリから、入出力装置毎の選択、予約、解放
に関しての必要な情報を読み出し、それに基づい
て、アダプタを介し目的の入出力装置を制御す
る。尚、排他制御メモリを読み取る時には、他方
の排他制御メモリの対応する位置から読み取られ
るデータと比較を行い、メモリデータの確認を行
う。 Here, the control device reads necessary information regarding selection, reservation, and release for each input/output device from the exclusive control memory via the adapter, and controls the target input/output device via the adapter based on the information. Note that when reading an exclusive control memory, the memory data is confirmed by comparing with data read from a corresponding position in the other exclusive control memory.
又、制御装置はアダプタを介して排他制御メモ
リへ、入出力装置毎の選択、予約、解放に関して
の必要な情報を書き込む。尚、排他制御メモリへ
書き込みを行う時には、他方の排他制御メモリの
対応する位置へデータの複写を行う。 The control device also writes necessary information regarding selection, reservation, and release of each input/output device to the exclusive control memory via the adapter. Note that when writing to an exclusive control memory, data is copied to a corresponding location in the other exclusive control memory.
又、本発明の特徴である共有信号線は、以下の
如き信号を送るものである。 Further, the shared signal line, which is a feature of the present invention, sends the following signals.
障害系のアダプタから相手系のアダプタへ「メ
モリデータ比較禁止信号」を相手系から障害系へ
「メモリデータ比較禁止受理信号」をそれぞれ送
り、又該障害が復旧した後には「排他制御メモリ
複写開始信号」、「排他制御メモリデータ要求信
号」及び「メモリデータ比較禁止解除信号」を障
害の復旧したアダプタより送るものである。 The faulty adapter sends a "memory data comparison prohibition signal" to the partner system's adapter, and the partner system sends a "memory data comparison prohibition acceptance signal" to the faulty system, and after the fault is recovered, the "exclusive control memory copy start" is sent. "signal", "exclusive control memory data request signal", and "memory data comparison prohibition release signal" are sent from the faulty adapter.
以下、第１図に示すシステムにおいて、アダプ
タ＃１又は排他制御メモリ＃１で障害が発生した
ことを予測して説明をする。 Hereinafter, in the system shown in FIG. 1, a prediction will be made of the occurrence of a failure in adapter #1 or exclusive control memory #1.
アダプタ＃１の共用信号線制御回路は、障害
の内容が排他制御メモリ又は排他制御メモリ制
御回路に関するものかを各種チエツク回路から
切り分けをして、そうであればアダプタ＃２の
共用信号線制御回路に対して「メモリデータ比
較禁止」信号を即時に送出し、同時に制御装置
＃１に割込みを起こしてその旨を報告する。 The shared signal line control circuit of adapter #1 uses various check circuits to determine whether the fault is related to the exclusive control memory or the exclusive control memory control circuit, and if so, the shared signal line control circuit of adapter #2 It immediately sends out a "memory data comparison prohibition" signal to the controller, and at the same time causes an interrupt to control device #1 to report the fact.
又、障害の内容が排他制御メモリ、排他制御
メモリ制御回路に関係ない場合でも、CEのア
ダプタ＃１へのオフライン指示によつてアダプ
タ＃１の共用信号線制御回路は、アダプタ＃２
に対して「メモリデータ比較禁止」信号を送出
し、同時に制御装置＃１に割込を起こしてその
旨を報告する。 Furthermore, even if the content of the failure is not related to the exclusive control memory or the exclusive control memory control circuit, the shared signal line control circuit of adapter #1 will be connected to adapter #2 by the CE's offline instruction to adapter #1.
It sends a "memory data comparison prohibition" signal to the controller, and at the same time causes an interrupt to control device #1 to report the fact.
アダプタ＃２は「メモリデータ比較禁止」信
号を受けたならば、排他制御メモリ＃１と＃２
のデータを比較するメモリ比較回路のゲートを
閉じて、比較を行わないようにした後、アダプ
タ＃１に対して「メモリデータ比較禁止受理」
信号を送出する。 When adapter #2 receives the "memory data comparison prohibition" signal, exclusive control memories #1 and #2
After closing the gate of the memory comparator circuit that compares the data to prevent comparison, send "Memory data comparison prohibition acceptance" to adapter #1.
Send a signal.
アダプタ＃１の共用信号制御回路は、アダプ
タ＃２からの「メモリデータ比較禁止受理」信
号を受けることによつて、アダプタ＃１の電源
制御回路に対して電源断のゲートを開く。 The shared signal control circuit of adapter #1 opens a power-off gate to the power supply control circuit of adapter #1 by receiving the "memory data comparison inhibition acceptance" signal from adapter #2.
アダプタ＃１及び排他制御メモリ＃１の電源
を断にする。 Power off adapter #1 and exclusive control memory #1.
アダプタ＃１又は排他制御メモリ＃１を修理
する。 Repair adapter #1 or exclusive control memory #1.
アダプタ＃１及び排他制御メモリ＃１の電源
を入れる。 Turn on the power of adapter #1 and exclusive control memory #1.
アダプタ＃１の共用信号制御回路は、アダプ
タ＃２の共用信号制御回路に対して「排他制御
メモリ複写開始」信号と「排他制御メモリデー
タ要求」信号を送出する。 The common signal control circuit of adapter #1 sends an "exclusive control memory copy start" signal and an "exclusive control memory data request" signal to the common signal control circuit of adapter #2.
アダプタ＃２が動作中でないタイミングに
て、排他制御メモリ＃２から排他制御メモリ
＃１へ対してメモリ・データの複写が行われ
る。 Memory data is copied from exclusive control memory #2 to exclusive control memory #1 at a timing when adapter #2 is not in operation.
アダプタ＃１の排他制御メモリ制御回路は、
1word複写が行われると排他制御メモリ＃１と
＃２のデータの比較を行い、一致していること
によりアダプタ＃１の共用信号制御回路は、ア
ダプタ＃２に対して「排他制御メモリデータ要
求」信号を送出する。 The exclusive control memory control circuit of adapter #1 is
When 1 word copying is performed, the data in exclusive control memories #1 and #2 are compared, and if they match, the shared signal control circuit of adapter #1 sends an "exclusive control memory data request" to adapter #2. Send a signal.
1word毎にとの手順を繰り返し実行し、
全wordの複写、比較が終了することにより、
アダプタ＃１の制御装置インタフエース制御回
路はアダプタ＃１と排他制御メモリ＃１が、制
御装置との接続が可能となるゲートを開き、
CEによりアダプタ＃１にオンライン指示が出
されるのを待つ。 Repeat the steps for each word,
After copying and comparing all words,
The control device interface control circuit of adapter #1 opens the gate that allows adapter #1 and exclusive control memory #1 to connect with the control device.
Wait for the CE to issue an online instruction to adapter #1.
CEにより、アダプタ＃１に対してオンライ
ン指示が出されることにより、アダプタ＃１と
排他制御メモリ＃１は制御装置＃１よりアクセ
ス可能となる。 By issuing an online instruction to adapter #1 by CE, adapter #1 and exclusive control memory #1 can be accessed by control device #1.
又、同時にアダプタ＃１の共用信号線制御回
路は、CEのオンライン指示によりアダプタ
＃２へ対して「メモリ・データ比較禁止解除」
信号を送出する。 At the same time, the shared signal line control circuit of adapter #1 commands adapter #2 to "remove the prohibition of memory data comparison" based on the CE's online instruction.
Send a signal.
アダプタ＃２は、「メモリ・データ比較禁止
解除」信号を受け取ることにより、排他制御メ
モリ＃１と＃２のデータを比較するメモリ比較
回路のゲートを開いて比較が行えるようにす
る。 Upon receiving the "memory data comparison prohibition release" signal, adapter #2 opens the gate of the memory comparison circuit that compares the data of exclusive control memories #1 and #2, so that the comparison can be performed.
以上、本発明の実施例からも明らかとなつたよ
うに本発明によれば、片系の障害時に相手系の排
他制御が一時的に無効になつたり、あるいは入出
力動作そのものが不可能な状態になることがなく
相手系の入出力動作を継続することができる。 As has been made clear from the embodiments of the present invention, according to the present invention, when one system fails, the exclusive control of the other system is temporarily disabled, or the input/output operation itself becomes impossible. It is possible to continue the input/output operations of the other system without causing any problems.
又、障害系の補修完了後のシステムへのつなぎ
こみに於いて、相手系の排他制御情報を複写する
ことにより、障害切り離し前の状態へ復旧するた
め、その工程を大巾に減少するとともにシステム
の信頼性と可用性を高めることが可能である。 In addition, when connecting a failed system to a system after repair is completed, by copying the exclusive control information of the other system, the system can be restored to the state before the failure was disconnected. It is possible to increase the reliability and availability of
第１図は、本発明を適用した入出力装置サブシ
ステムの概要を示す。
FIG. 1 shows an overview of an input/output device subsystem to which the present invention is applied.
Claims (1)
り成り、アダプタ部のメモリによつて排他制御情
報の保持を行うシステムにおいて、前記アダプタ
に各アダプタ間でデータ転送を行う共有線とその
制御回路を設け、片系の障害時に該共有線を通じ
て相手系のアダプタへメモリデータ比較禁止信号
を送りメモリデータの比較を中止し、又該障害が
補修された後排他制御メモリ複写開始信号、排他
制御メモリデータ要求信号及びメモリデータ比較
禁止解除信号を送り、該障害を生じた系のメモリ
にデータの複写を行い再び通常の動作へ復旧せし
めることを特徴とする排他制御方式。1. In a system consisting of a plurality of control devices, adapters, and input/output devices, in which exclusive control information is held by the memory of the adapter section, the adapter is provided with a shared line and its control circuit for data transfer between each adapter. , when one system fails, sends a memory data comparison prohibition signal to the adapter of the other system through the shared line to stop comparing memory data, and after the failure is repaired, sends an exclusive control memory copy start signal and an exclusive control memory data request An exclusive control method characterized by sending a signal and a memory data comparison prohibition cancellation signal, copying data to the memory of the system in which the failure has occurred, and restoring normal operation again.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047424A JPS57162050A (en) | 1981-03-31 | 1981-03-31 | Exclusive control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047424A JPS57162050A (en) | 1981-03-31 | 1981-03-31 | Exclusive control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162050A JPS57162050A (en) | 1982-10-05 |
| JPS6125175B2 true JPS6125175B2 (en) | 1986-06-14 |
Family
ID=12774767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047424A Granted JPS57162050A (en) | 1981-03-31 | 1981-03-31 | Exclusive control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162050A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075764U (en) * | 1993-06-30 | 1995-01-27 | 宝文社印刷株式会社 | Message sheet for backing photos |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5977563A (en) * | 1982-10-26 | 1984-05-04 | Nec Corp | File control processor |
| JPS59177666A (en) * | 1983-03-28 | 1984-10-08 | Toshiba Corp | Dual bulk controller |
| JPS605329A (en) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | Managing system of duplex disk |
| JPS6349857A (en) * | 1986-08-19 | 1988-03-02 | Nec Corp | File controller |
| JPH0212448A (en) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | Composite electronic computer system |
-
1981
- 1981-03-31 JP JP56047424A patent/JPS57162050A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075764U (en) * | 1993-06-30 | 1995-01-27 | 宝文社印刷株式会社 | Message sheet for backing photos |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162050A (en) | 1982-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3655683B2 (en) | Fault detection system and method for mirrored memory | |
| JP4132322B2 (en) | Storage control device and control method thereof | |
| US5237687A (en) | Microprogram load unit having alternative backup memory sources | |
| JP4161276B2 (en) | Fault-tolerant computer device and synchronization method thereof | |
| JPS6125175B2 (en) | ||
| JP3774826B2 (en) | Information processing device | |
| JPH08234922A (en) | Error detection system for reflected image memory | |
| JPS6119061B2 (en) | ||
| JPH10133926A (en) | Mirror disk restoring method and restoring system | |
| JPH08320852A (en) | Operation matching verification method at the time of redundant CPU maintenance replacement | |
| JPS63231652A (en) | Memory copy system for control system | |
| CN100437499C (en) | Method and system for processing cache data of computer platform | |
| KR20010011204A (en) | Method and apparatus for overcoming raid failure by cache mirroring | |
| JPH10269030A (en) | Remote file sharing system and control method thereof | |
| US20030221058A1 (en) | Mirrored computer memory on single bus | |
| JP3177990B2 (en) | Diagnostic device for redundant memory | |
| JPH0117181B2 (en) | ||
| JP2904266B2 (en) | Memory connection controller that can cope with bus degradation | |
| JPH03269745A (en) | Duplex processor system | |
| JP2002007220A (en) | Multiplexed memory system | |
| JP2954078B2 (en) | Data maintenance method and apparatus for disk array system | |
| JPH08220198A (en) | Battery backup memory unit and backup function testing method | |
| JPS603225B2 (en) | Main storage information recovery method | |
| JPS6017137B2 (en) | Duplicated memory data copying method | |
| JP3012402B2 (en) | Information processing system |