JPS6126232B2 - - Google Patents
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- JPS6126232B2 JPS6126232B2 JP4037678A JP4037678A JPS6126232B2 JP S6126232 B2 JPS6126232 B2 JP S6126232B2 JP 4037678 A JP4037678 A JP 4037678A JP 4037678 A JP4037678 A JP 4037678A JP S6126232 B2 JPS6126232 B2 JP S6126232B2
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Description
【発明の詳細な説明】
本発明はサイリスタを用いた誤動作の少ない半
導体電子スイツチ回路素子に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor electronic switch circuit element that uses a thyristor and is less likely to malfunction.
サイリスタにおけるdv/dt効果(又はレート
効果)を防ぐために、そのゲート(G)、カソード(K)
間に抵抗を挿入することはシヨートエミツタと称
し、既に公知であるが、この方法では、dv/dt
耐量を向上しようとして、上記ゲート、カソード
間抵抗を小さくするとゲート感度が低下し、また
保持電流を増大することが知られておりサイリス
タを含む半導体電子スイツチ回路における障害と
なる。そこで、第1図のような回路が考案されて
いる。 To prevent dv/dt effects (or rate effects) in the thyristor, its gate (G), cathode (K)
Inserting a resistor between them is called a short emitter and is already known, but in this method, the dv/dt
It is known that reducing the resistance between the gate and the cathode in an attempt to improve the withstand capability lowers the gate sensitivity and increases the holding current, which is a problem in semiconductor electronic switch circuits including thyristors. Therefore, a circuit as shown in FIG. 1 has been devised.
第1図において、サイリスタ1は隣接層の導電
型が互に異なるPエミツタ層PE、nベース層n
B、Pベース層PB、nエミツタ層nEの4層より
構成され、カソード側のPベース層PBに設けた
ゲートとnエミツタ層nEに設けたカソードの間
には10〜15KΩの高抵抗2とnコレクタ層nC、
Pベース層PB、nエミツタ層nEの3層よりなる
トランジスタ3が接続され、トランジスタ3のベ
ースとサイリスタ1のアノード間にはコンデンサ
などの容量素子4が設けられ、またトランジスタ
3のベース、エミツタ間に逆方向にダイオード5
が設けられている。 In FIG. 1, a thyristor 1 has a P emitter layer P E and an n base layer N, whose adjacent layers have different conductivity types.
It is composed of four layers: B , P base layer P B , and n emitter layer n E , and there is a resistance of 10 to 15 KΩ between the gate provided on the P base layer P B on the cathode side and the cathode provided on the n emitter layer n E. High resistance 2 and n collector layer n C ,
A transistor 3 consisting of three layers, a P base layer P B and an N emitter layer n E, is connected, and a capacitive element 4 such as a capacitor is provided between the base of the transistor 3 and the anode of the thyristor 1, and the base of the transistor 3, Diode 5 in the opposite direction between the emitters
is provided.
サイリスタ1のアノードAに順電圧が急激に印
加されると(dv/dt)、サイリスタ1の中央のPn
接合J2が充電され、この充電電流が第3のPn接
合J3を通るとサイリスタ1はターンオンする(レ
ート効果である)。しかし、抵抗2の存在によつ
てこの充電電流は側路され、充電電流が大きく、
抵抗2の両端の電圧がサイリスタ1のPn接合J3
の順バイアス時の立ち上り電圧に達するまではサ
イリスタ1はターンオンしない。 When a forward voltage is rapidly applied to the anode A of thyristor 1 (dv/dt), the central Pn of thyristor 1
When the junction J 2 is charged and this charging current passes through the third Pn junction J 3 , the thyristor 1 is turned on (it is a rate effect). However, due to the presence of resistor 2, this charging current is bypassed, resulting in a large charging current.
The voltage across resistor 2 is Pn junction J 3 of thyristor 1
The thyristor 1 does not turn on until it reaches the forward bias rising voltage of .
さらに、順電圧の立上がり(dv/dt)が大き
くなるとコンデンサ4における充電電流はトラン
ジスタ3のベースに流れ、トランジスタ3はオン
状態に駆動し、トランジスタ3のインピーダンス
をその飽和抵抗にまで下げることで、高い立上が
り(dv/dt)の電圧がアノード端子に印加され
たときに見かけ上サイリスタ1のゲート、カソー
ド間の抵抗が小さくなるのでサイリスタはオフ状
態を保つ、しかし、トランジスタ3のオン状態で
の抵抗が大きい場合にはサイリスタのゲート、カ
ソード間の抵抗が見掛上大きくなり高いdv/dt
耐量が得られない。 Furthermore, when the rise of the forward voltage (dv/dt) increases, the charging current in the capacitor 4 flows to the base of the transistor 3, driving the transistor 3 to the on state and lowering the impedance of the transistor 3 to its saturation resistance. When a high rising (dv/dt) voltage is applied to the anode terminal, the apparent resistance between the gate and cathode of thyristor 1 decreases, so the thyristor remains off, but the resistance of transistor 3 in the on state decreases. If the thyristor is large, the resistance between the gate and cathode of the thyristor increases, resulting in high dv/dt.
Unable to tolerate.
通常の集積回路技術では、サイリスタ1と、ト
ランジスタ3のシリコン素材は同一のもので互に
絶縁されて形成され、かつ、高耐圧の高いサイリ
スタ1を作るためには素材シリコンの抵抗率は高
くなり、このため、トランジスタ3の飽和抵抗が
大きくなりdv/dt耐量が低下する。このような
欠点を補うため従来の集積回路では、必要に応じ
て部分的に低抵抗領域を作り(例えばエピタキシ
ー等を用いて)その低抵抗域領域にトランジスタ
3を形成する方法が考えられるが、工程が複雑で
コスト高になり工業的に不利である。 In normal integrated circuit technology, the silicon material of the thyristor 1 and the transistor 3 are the same and are insulated from each other, and in order to make the thyristor 1 with a high withstand voltage, the resistivity of the silicon material must be high. , Therefore, the saturation resistance of the transistor 3 increases and the dv/dt tolerance decreases. In order to compensate for such drawbacks, in conventional integrated circuits, a method can be considered in which a low resistance region is partially created as necessary (for example, using epitaxy, etc.) and the transistor 3 is formed in the low resistance region. The process is complicated and the cost is high, which is industrially disadvantageous.
本発明は、このような欠点をなくして、より簡
単な方法でトランジスタ3の飽和抵抗を小さくす
る方法により高いdv/dt耐量の半導体電子スイ
ツチ回路素子を提供するにある。 The present invention aims to eliminate such drawbacks and provide a semiconductor electronic switch circuit element with high dv/dt resistance by a simpler method of reducing the saturation resistance of the transistor 3.
第2図は、本発明に係る半導体電子スイツチ回
路素子の一例を示す。 FIG. 2 shows an example of a semiconductor electronic switch circuit element according to the present invention.
図では、サイリスタ1とトランジスタ3以外は
符号で記入してあるが実際には集積化されてい
る。また、絶縁分離基板における複数個の単結晶
シリコン島領域間の分離にはシリコン酸化膜によ
る誘電体分離方式が採られているが他の公知の分
離技術を用いてもよい。 In the figure, components other than thyristor 1 and transistor 3 are indicated by symbols, but they are actually integrated. Further, although a dielectric isolation method using a silicon oxide film is used for isolation between a plurality of single crystal silicon island regions in an insulating isolation substrate, other known isolation techniques may be used.
一般に集積回路素子では同一平面上に多数の素
子が配置されそれぞれ独自特性が要求されるので
素子構造ならびに製作プロセスが異なることが多
い。本発明素子でもサイリスタ1とトランジスタ
3はそれぞれ独立した特性が要求される。サイリ
スタ1は、高い阻止電圧が、トランジスタ3は電
流増幅率が大きくオン状態での飽和抵抗が小さい
ことが要求される。 Generally, integrated circuit devices have a large number of devices arranged on the same plane, each requiring unique characteristics, so the device structures and manufacturing processes often differ. Even in the device of the present invention, the thyristor 1 and the transistor 3 are required to have independent characteristics. The thyristor 1 is required to have a high blocking voltage, and the transistor 3 is required to have a large current amplification factor and a low saturation resistance in the on state.
そこで、本発明素子では高耐圧のサイリスタと
同一抵抗率の単結晶シリコン島領域を用いて、高
い電流増幅率およびオン状態での飽和抵抗を小さ
くするためにトランジスタ3のPベース層の厚さ
をサイリスタ1のカソード側のPベース層の厚さ
に較べて薄くしている。 Therefore, in the device of the present invention, a single crystal silicon island region having the same resistivity as a high voltage thyristor is used, and the thickness of the P base layer of the transistor 3 is reduced in order to achieve a high current amplification factor and a low saturation resistance in the on state. It is made thinner than the thickness of the P base layer on the cathode side of the thyristor 1.
第3図は、トランジスタ3のPベース層の厚さ
とサイリスタ1のPベース層の厚さの比とdv/
dt耐量の関係を示す。 Figure 3 shows the ratio of the thickness of the P base layer of transistor 3 to the thickness of the P base layer of thyristor 1 and dv/
The relationship between dt tolerance is shown.
この関係からdv/dt耐量を向上させるために
は、トランジスタ3のPベース層PBの厚さは、
サイリスタ1のPベース層PBの厚さの70%以下
にすればよいことがわかつた。 From this relationship, in order to improve the dv/dt withstand capability, the thickness of the P base layer P B of the transistor 3 should be
It was found that the thickness should be 70% or less of the thickness of the P base layer P B of the thyristor 1.
第3図では、トランジスタ3のPベース層の厚
さをサイリスタ1より薄くするためにPベース層
形成時に不純物拡散を薄くすることで調節した
が、Pベース層形成のための拡散をサイリスタ1
と同じにして、nエミツタ層形成のための不純物
拡散をサイリスタ1より深くする方法でも同じ結
果が得られた。 In FIG. 3, the thickness of the P base layer of transistor 3 was adjusted to be thinner than that of thyristor 1 by thinning the impurity diffusion when forming the P base layer.
The same results were obtained using a method in which the impurity diffusion for forming the n-emitter layer was made deeper than the thyristor 1.
第1図は高dv/dt耐量を得るための半導体電
子スイツチ回路素子の接続図、第2図は第1図に
示す回路を半導体集積化した半導体電子スイツチ
回路素子の部分的縦断面図、第3図はトランジス
タのPB層厚さとサイリスタのPB層厚さの比と
dv/dt耐量の関係を示す特性図である。
1……サイリスタ、2……抵抗、3……トラン
ジスタ、4……コンデンサ、5……ダイオード。
Fig. 1 is a connection diagram of a semiconductor electronic switch circuit element for obtaining high dv/dt withstand capability, Fig. 2 is a partial longitudinal sectional view of a semiconductor electronic switch circuit element in which the circuit shown in Fig. 1 is integrated into a semiconductor, Figure 3 shows the ratio of the P B layer thickness of the transistor and the P B layer thickness of the thyristor.
FIG. 3 is a characteristic diagram showing the relationship between dv/dt tolerance. 1...Thyristor, 2...Resistor, 3...Transistor, 4...Capacitor, 5...Diode.
Claims (1)
ソード間に各々並列に設けられた高抵抗およびト
ランジスタと、上記サイリスタのアノードに加わ
る急峻な電圧を上記トランジスタのベースに伝え
る容量性素子および上記トランジスタのベース、
エミツタ間に逆方向に設けられたダイオードは、
絶縁分離基板の複数個の単結晶シリコン島領域に
分離して形成され、上記サイリスタとトランジス
タは同一抵抗率の単結晶シリコン島領域に形成さ
れており、上記トランジスタのベース層の厚さは
サイリスタのカソード側のベース層の厚さの70%
以下である半導体電子スイツチ回路素子。1. a thyristor, a high resistance and a transistor each provided in parallel between the gate and cathode of the thyristor, a capacitive element that transmits a steep voltage applied to the anode of the thyristor to the base of the transistor, and the base of the transistor;
A diode placed in the opposite direction between the emitters is
The thyristor and the transistor are formed in the single crystal silicon island region having the same resistivity, and the thickness of the base layer of the transistor is the same as that of the thyristor. 70% of the base layer thickness on the cathode side
A semiconductor electronic switch circuit element which is:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037678A JPS54133087A (en) | 1978-04-07 | 1978-04-07 | Semiconductor electronic switch circuit element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037678A JPS54133087A (en) | 1978-04-07 | 1978-04-07 | Semiconductor electronic switch circuit element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133087A JPS54133087A (en) | 1979-10-16 |
| JPS6126232B2 true JPS6126232B2 (en) | 1986-06-19 |
Family
ID=12578919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037678A Granted JPS54133087A (en) | 1978-04-07 | 1978-04-07 | Semiconductor electronic switch circuit element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54133087A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117668A (en) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | Thyristor device |
-
1978
- 1978-04-07 JP JP4037678A patent/JPS54133087A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133087A (en) | 1979-10-16 |
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