JPS6129066B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマトリツクス状に配列されたバイポー
ラ半導体メモリのための書込み−読出し制御装置
に関する。上記のメモリは、書込みおよびデータ
入力端子を介して制御可能な、２つの情報出力端
子と動作状態信号が加えられる１つの状態出力端
子とを持つ前段と、この前段に縦続接続され読出
し増幅器を個々のメモリセルのビツト線および前
段の出力端子と接続する中間および最終段からな
つている。

バイポーラメモリ要素から情報を読出すため
に、アドレスされたメモリセルが、ビツト線を介
して、導通しているセルトランジスタの側におい
て、読出し増幅器に達する読出し線内の電流が零
になり、他方遮断されたセルトランジスタの側の
電流が電流源により与えられる電流に相当した値
になるよう制御される。読出し線内の互に異なる
電流は、読出し増幅器内で差電圧に変換されそし
て少なくとも１つの差動増幅器内において必要と
される出力値まで増幅される。

本来の書込み−読出し制御装置は、この場合書
込みおよびデータ入力端子を介して制御可能な前
段からなり、これに中間および最終段がつづく。
前、中間および最終段での適当な結合とレベル変
換により、種々のビツト線電位が得られる。この
場合、中間段はレベル変換の作用をし、最終段は
最終的な結合作用をする。メモリセルと一緒に１
枚のチツプ上に集積されたこのような書込み−読
出し制御装置は、制御トランジスタの数そしてこ
の結果必要とされる接点の数ならびに所望の信号
線の数ができるだけ少なくなるよう構成されるこ
とが必要である。

本発明の目的は、バイポーラメモリ要素のため
の、できるだけ少数のスイツチングトランジスタ
および信号線を有する書込み−読出し制御装置を
提供することにある。さらに、スイツチングトラ
ンジスタ装置の損失電力をできるだけ少なくする
ことにある。

この目的は、本発明によれば、“０”および
“１”の入出力のために第１および第２の入出力
端子を有するマトリクス状に配置された複数の半
導体メモリセルと、メモリセル選択のために行お
よび列選択手段から成り、マトリクスのメモリセ
ルの各々の列は、該列のセルの第１および第２の
入出力端子にそれぞれ接続された第１および第２
のビツト線を有する半導体メモリに対する書込み
−読出し制御装置であつて、読出し増幅器と、前
段、中間段および最終段を含むものにおいて、前
記前段は制御入力およびデータ入力と２つの相補
情報出力と状態出力を備え、前記中間段は２つの
出力を有しかつ前段の状態出力によつて制御され
る第１のスイツチングトランジスタを含み、中間
段の２つの出力のうち一方は、前段の第１の情報
出力により制御される第２のスイツチングトラン
ジスタの出力と結合され、他方は第２の情報出力
により制御される第３のスイツチングトランジス
タの出力と結合され、これにより前段の出力にお
いて読出しの間は等しく書込みの間は異なる２つ
の出力信号が得られ、最終段は前記出力と接続さ
れた第１および第２の信号線、それぞれ第１およ
び第２のビツト線と接続されたエミツタフオロワ
として配置された第１の制御トランジスタおよび
第２のスイツチングトランジスタを含み、各ビツ
ト線は前記スイツチングトランジスタの１つに割
当てられ、書込みに対してビツト線に書込み信号
を与え読出しに対してビツト線を読出し増幅器に
接続するためにそれぞれ第１および第２の信号線
によつて制御可能であることによつて達成され
る。

本発明により、トランジスタの数そしてこれに
伴い必要とする接点の数を少なくすることができ
る。メモリマトリツクスの全幅にわたつて延びる
信号線の数が２本に減らされることによつて、ト
ランジスタの数が減つたことと相俟つて、チツプ
表面積の大幅な縮小が可能である。さらに、特に
中間段の範囲内における損失が著しく減少する。

本発明による回路装置では、各ビツト線毎に１
個のトランジスタが常に、従つて書込みの際も電
流を導くので、書込みの際、選択されたセル内に
記憶された二進化信号を読み出すことが可能であ
る。このような書込み−読出し同時動作は、例え
ば書込みの際に、書込んだ情報を読出してチエツ
クすることを可能とする。

以下本発明を図示の実施例に基づいて説明す
る。図面は集積された書込み−読出し制御装置を
備えたバイポーラメモリ要素の原理的回路を示
す。

バイポーラ技術による書込み−読出しメモリ要
素の図示の回路装置の場合、メモリセルSZ、例
えばメモリセルSZ１の選択のために、スイツチ
ングトランジスタ２がビツト選択回路３を介して
導電状態制御される。同時に、ワード選択制御回
路４を介して、付属の抵抗６を持つスイツチング
トランジスタ５により、ワード制御が、上側のワ
ード線７が約−0.9Vに接続されることにより行
われ、この結果下側のワード線８に約−1.7Vの
電位が生ずる。

この制御法により、単一のメモリセル、この場
合にはメモリセルSZ１がアドレスされている。
この場合、メモリセルそれ自体はダブルエミツタ
を持つnpnトランジスタ９を２個互に接続するこ
とで構成され、これらトランジスタは、公知の通
り、ダイオード１０と抵抗１１を介して互に結合
されている。このようなメモリセルSZ内に蓄え
られた情報を読出すために、メモリセルSZは書
込み−読出し制御装置を介して書込み入力端子１
２およびデータ入力端子１３で制御される。この
書込み−読出し制御装置は、本質的に３つの段、
即ち前段Ｖ、中間段Ｚおよび最終段Ｅからなつて
いる。本発明によるこの書込み−読出し制御装置
は、以下において、個々の動作状態により、“読
出し”および“書込み”と呼ばれる。

即ち、動作状態“読出し”においては、ここに
は図示しない公知の回路装置を介して書込み入力
端子１２が論理“１”に相当する電位に設定され
る。これに伴いトランジスタ１４は、閾値スイツ
チとして縦続配置された、トランジスタ１５、１
６および１７ないし１８および１９からなる２つ
の差動増幅器を参照電圧源URに接続する。参照
電源２１と抵抗２０を介して、第１の情報出力端
子２２および第２の情報出力端子２３に−1.0V
のレベルが、そしてフエース出力端子２４に
0.6Vのレベルが生ずる。これに伴い、トランジ
スタ２５，２６および２つのエミツタをもつトラ
ンジスタ２７はオフの状態を終える。第１および
第２の信号線２８，２９を介して、この結果ビツ
ト線３０，３１に結合されたスイツチングトラン
ジスタ３２，３３が制御される。これらスイツチ
ングトランジスタ３２，３３は、ビツト線３０，
３１を差動増幅器として構成された読出し増幅器
３４と結合する。これらビツト線に−2.1Vの電
位が生ずる。このため、選択されたメモリセル
SZ１の、導通状態にあり下側のワード線８に通
じているトランジスタのエミツタが阻止され、こ
の結果セルの全電流IZが付属のビツト線３０内を
流れる。ビツト線３０，３１内の電流が電流源３
５を介して供給されそしてこれに伴い不変である
ため、トランジスタ３２を流れる読出し電流IL
はセル電流IZだけ減少する。読出し増幅器３４
は、読出し線３７，３８内の種々の値の電流を差
電圧に変換し、次にこの電圧は本来の差動増幅段
に導かれる。

上記の動作状態“読出し”と同様に、動作状態
“書込み”において、書込み入力端子１２は論理
状態“０”に相当する電位にある。例えば“１”
を書込むべき場合には、データ入力端子１３は
“１”に相当する電位にあり、これに伴いトラン
ジスタ３６を介してトランジスタ１５が導通す
る。書込み−読出し制御装置を介してビツト線３
０および３１の電位が互に逆の位相を持つて約
0.4Vだけ変えられる。この結果、“１”を書込む
際ビツトリード３０は約−1.7Vそしてビツトリ
ード３１は約−2.5Vになる。

本発明による回路装置は、公知の技術に対し、
きわめて少数のスイツチングトランジスタしか必
要とせず、これに伴い同様にチツプ表面上に設け
られる接点の数も減少する。メモリマトリツクス
の全幅にわたり拡がる信号および読出し線の数
は、４つの線２８，２９，３７，および３８に減
らされる。これら４つの線への減少は、チツプ面
積に対して著しく有利である。

ビツト線１本当り２個のトランジスタを持つ公
知の書込み−読出し制御回路では、書込みの間、
読出しトランジスタが付属の書込みトランジスタ
によりオフされており、この結果もはや読出し電
流は流れない。書込みから読出しに移行する際、
前段と中間段とのスイツチング時間の相違によつ
て読出しトランジスタの１つが既に再び導通して
いることがあり、他方はまだ遮断された状態にあ
る。このようにして読出し増幅器に生じた妨害信
号は、書込み回復時間を延ばす結果になる。この
ような現象は、本発明による書込み−読出し制御
装置においては原理的に現われない。さらに、本
発明による装置では、トランジスタ３２，３３が
常に、それ故書込みの際も電流を導いているの
で、書込みの際にも、選択されたセル内に記憶さ
れた二進化信号を読出すことも可能である。この
ような書込み−読出し同時動作により、書込み時
に書込み情報を読出してチエツクすることが可能
となる。

【図面の簡単な説明】

図面は本発明の実施例の回路図である。 Ｖ……前段、Ｚ……中間段、Ｅ……最終段、
SZ，SZ１……メモリ、１２……書込み入力端
子、１３……データ入力端子、２２，２３……情
報出力端子、２４……状態出力端子、２５，２
６，２７……スイツチングトランジスタ、２８，
２９……信号線、３０，３１……ビツト線、３
２，３３……スイツチングトランジスタ、３４…
…読出し増幅器。

Claims (1)

1. 【特許請求の範囲】 １ “０”および“１”の入出力のための第１お
   よび第２の入出力端子を有するマトリクス状に配
   置された複数の半導体メモリセルSZと、メモリ
   セル選択のための行および列選択手段４，３から
   成り、マトリクスのメモリセルの各々の列は、該
   列のセルの第１および第２の入出力端子にそれぞ
   れ接続された第１および第２のビツト線３０，３
   １を有する半導体メモリに対する書込み−読出し
   制御装置であつて、読出し増幅器３４と前段Ｖ、
   中間段Ｚおよび最終段Ｅを含むものにおいて、前
   記前段Ｖは制御入力１２およびデータ入力１３と
   ２つの相補情報出力２２，２３と状態出力２４を
   備え、前記中間段Ｚは２つの出力を有しかつ前段
   Ｖの状態出力２４によつて制御される第１のスイ
   ツチングトランジスタ２７を含み、中間段Ｚの２
   つの出力のうち一方は、前段の第１の情報出力２
   ２により制御される第２のスイツチングトランジ
   スタ２６の出力と結合され、他方は第２の情報出
   力２３により制御される第３のスイツチングトラ
   ンジスタ２５の出力と結合され、これにより前段
   Ｖの出力において読出しの間は等しく書込みの間
   は異なる２つの出力信号が得られ、最終段Ｅは前
   記出力と接続された第１および第２の信号線２
   ８，２９、それぞれ第１および第２のビツト線３
   ０，３１と接続されたエミツタフオロワとして配
   置された第１の制御トランジスタおよび第２のス
   イツチングトランジスタ３２，３３を含み、各ビ
   ツト線３０，３１は前記スイツチングトランジス
   タ３２，３３の１つに割当てられ、書込みに対し
   てビツト線に書込み信号を与え読出しに対してビ
   ツト線を読出し増幅器３４に接続するためにそれ
   ぞれ第１および第２の信号線２８，２９によつて
   制御可能であることを特徴とするバイポーラメモ
   リのための書込み−読出し制御装置。 ２ 前段Ｖの状態出力端子２４を介して制御可能
   な２つの出力端子を持つ第１のスイツチングトラ
   ンジスタ２７を備え、その第１の出力端子を前段
   Ｖの第１の情報出力端子２２により制御可能な第
   ２のスイツチングトランジスタ２６の出力端子と
   そして第２の出力端子を第２の情報出力端子２３
   により制御可能な第３のスイツチングトランジス
   タ２５の出力端子とそれぞれ結んだことを特徴と
   する特許請求の範囲第１項記載の制御装置。 ３ メモリマトリツクスの隣り合う２つのビツト
   線のためにダブルエミツタトランジスタ３３を設
   けたことを特徴とする特許請求の範囲第１項また
   は第２項記載の制御装置。