JPS6129079B2 - - Google Patents
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- Publication number
- JPS6129079B2 JPS6129079B2 JP55182295A JP18229580A JPS6129079B2 JP S6129079 B2 JPS6129079 B2 JP S6129079B2 JP 55182295 A JP55182295 A JP 55182295A JP 18229580 A JP18229580 A JP 18229580A JP S6129079 B2 JPS6129079 B2 JP S6129079B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- line
- cells
- memory cell
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はPROMなぞのフイールドプログラマブ
ル素子特にそのテストビツトに関する。
ル素子特にそのテストビツトに関する。
PROMのメモリセルはヒユーズ、ベースが非結
線のトランジスタなどからなり、書込みは現場で
（ユーザが）所望プログラム、データ等に従つて
行なう。従つて工場出荷段階では未書込みのいわ
ば白紙の状態であるから充分なテストができな
い。そこでテストビツトを付加してこれにテスト
パターンを書き込み、所要テストを行なうように
している。
線のトランジスタなどからなり、書込みは現場で
（ユーザが）所望プログラム、データ等に従つて
行なう。従つて工場出荷段階では未書込みのいわ
ば白紙の状態であるから充分なテストができな
い。そこでテストビツトを付加してこれにテスト
パターンを書き込み、所要テストを行なうように
している。
第１図でMCはPROMのメモリセル群であり、
TB1，TB2はビツト線方向にまたTB3，TB4はワ
ード線方向に各２列設けたテストビツト列であ
る。AIはアドレスインバータ、CDはコラムデコ
ーダ、WDはワードデコーダである。トランジス
タ型のメモリセルは第３図に示すようにベースが
非結線であり、ビツト線B0，B1……とワード線
W0，W1……の各交点にそのエミツタおよびコレ
クタが接続される。Q0，Q1……はワードデコー
ダWDの出力でオンオフされるワード線選択用ト
ランジスタである。ビツト線は抵抗Ｒにより電源
Vccへプルアツプされ、また一端に読取出力を生
じるゲートG0，G1……が接続される。コラムデ
コーダの出力は書行み（PROG）時にビツト線の
他端へ印加され20Vというような高電圧を該ビツ
ト線へ加える。本例ではビツト線B0，B1がテス
トビツト列TB1，TB2に使用され、ビツト線B2以
降が実際のメモリに使用される。第４図のａはメ
モリの一部の平面図、ｂ，ｃはＸ−Ｘ線、Ｙ−Ｙ
線に沿う断面図で、１０はメモリセル、１２はワ
ード線と埋込み層１４との接続部、１６はアイソ
レーシヨンである。書込みは、コラムデコーダに
よりビツト線例えばB0に本例では20Vの書込み電
圧を加え、またワードデコーダによりトランジス
タ例えばQ0をオンにし、こうして選択したビツ
ト線B0とワード線W0の交点のメモリセル１０ａ
に高電圧を加えて、そのエミツタ・ベース接合を
ブレークダウンさせることにより行なう。エミツ
タ・ベース接合をブレークダウンさせるとトラン
ジスタ型のメモリセル１０ａは順方向に接続され
た単なるダイオードとなり、読取り電圧を加えら
れると電流を流す。勿論この書込みを行なわない
メモリセルは、エミツタ・ベース接合が逆極性ダ
イオードとなつて回路に挿入されるので、読取り
電圧を加えられても電流を流さない。読取りは各
ビツト線に抵抗ＲおよびダイオードＤを介して例
えば5Vである電源電圧Vccを加え、ワードデコー
ダによりトランジスタQ0，Q1……の１つをオン
にして行なう。例えばトランジスタQ1をオンに
したとするとワード線W1が選択され、このワー
ド線に接続されたメモリセルのオンオフ（書込ま
れたセルがオン、書込まれないセルがオフ）に従
つて各ビツト線はＨ（ハイ）、Ｌ（ロー）レベル
となり（メモリセルがオンのビツト線はＬレベ
ル、同オフのビツト線はＨレベル）、インバータ
として働らくナンドゲートG0，G1，G2……の出
力はその反転レベルとなり、これらがメモリセル
読取出力Outとなる。
TB1，TB2はビツト線方向にまたTB3，TB4はワ
ード線方向に各２列設けたテストビツト列であ
る。AIはアドレスインバータ、CDはコラムデコ
ーダ、WDはワードデコーダである。トランジス
タ型のメモリセルは第３図に示すようにベースが
非結線であり、ビツト線B0，B1……とワード線
W0，W1……の各交点にそのエミツタおよびコレ
クタが接続される。Q0，Q1……はワードデコー
ダWDの出力でオンオフされるワード線選択用ト
ランジスタである。ビツト線は抵抗Ｒにより電源
Vccへプルアツプされ、また一端に読取出力を生
じるゲートG0，G1……が接続される。コラムデ
コーダの出力は書行み（PROG）時にビツト線の
他端へ印加され20Vというような高電圧を該ビツ
ト線へ加える。本例ではビツト線B0，B1がテス
トビツト列TB1，TB2に使用され、ビツト線B2以
降が実際のメモリに使用される。第４図のａはメ
モリの一部の平面図、ｂ，ｃはＸ−Ｘ線、Ｙ−Ｙ
線に沿う断面図で、１０はメモリセル、１２はワ
ード線と埋込み層１４との接続部、１６はアイソ
レーシヨンである。書込みは、コラムデコーダに
よりビツト線例えばB0に本例では20Vの書込み電
圧を加え、またワードデコーダによりトランジス
タ例えばQ0をオンにし、こうして選択したビツ
ト線B0とワード線W0の交点のメモリセル１０ａ
に高電圧を加えて、そのエミツタ・ベース接合を
ブレークダウンさせることにより行なう。エミツ
タ・ベース接合をブレークダウンさせるとトラン
ジスタ型のメモリセル１０ａは順方向に接続され
た単なるダイオードとなり、読取り電圧を加えら
れると電流を流す。勿論この書込みを行なわない
メモリセルは、エミツタ・ベース接合が逆極性ダ
イオードとなつて回路に挿入されるので、読取り
電圧を加えられても電流を流さない。読取りは各
ビツト線に抵抗ＲおよびダイオードＤを介して例
えば5Vである電源電圧Vccを加え、ワードデコー
ダによりトランジスタQ0，Q1……の１つをオン
にして行なう。例えばトランジスタQ1をオンに
したとするとワード線W1が選択され、このワー
ド線に接続されたメモリセルのオンオフ（書込ま
れたセルがオン、書込まれないセルがオフ）に従
つて各ビツト線はＨ（ハイ）、Ｌ（ロー）レベル
となり（メモリセルがオンのビツト線はＬレベ
ル、同オフのビツト線はＨレベル）、インバータ
として働らくナンドゲートG0，G1，G2……の出
力はその反転レベルとなり、これらがメモリセル
読取出力Outとなる。
かゝるPROMは出荷段階では前述のように白紙
の状態にあり、すべて未書込みであるから、デコ
ーダが正常動作をするか、メモリセル、配線など
に断線、短絡などの異常はないか等についてテス
トの仕様がない。そこでテストビツトを設け、こ
れにテストパターンを書込むが、そのテストパタ
ーンとしては第２図ｂに示すように第１テストビ
ツト列TB1を第１セルから順に
011010011001011011……とし、第２列TB2はその
反転情報とし、更に実際のメモリセルアレイ上で
は配列を変えて同図ａに示すように第１列TB1は
1010……、第２列はその反転情報とすると（第２
図の０，１，２……は第１セルから数えたセル番
号を示す、メモリセルが常に“１”を出力するま
たは同“０”を出力するセル異常、線間シヨー
ト、デコーダドライバの電流吸収能力、出力電圧
のハイレベル、出力電流値、遅延時間、およびデ
コーダの正常、異常など出荷前に行なうべきテス
トのほゞ全部を行なうことが可能となる。この点
は特願昭53−145829（特開昭55−73997）に詳述
してある。
の状態にあり、すべて未書込みであるから、デコ
ーダが正常動作をするか、メモリセル、配線など
に断線、短絡などの異常はないか等についてテス
トの仕様がない。そこでテストビツトを設け、こ
れにテストパターンを書込むが、そのテストパタ
ーンとしては第２図ｂに示すように第１テストビ
ツト列TB1を第１セルから順に
011010011001011011……とし、第２列TB2はその
反転情報とし、更に実際のメモリセルアレイ上で
は配列を変えて同図ａに示すように第１列TB1は
1010……、第２列はその反転情報とすると（第２
図の０，１，２……は第１セルから数えたセル番
号を示す、メモリセルが常に“１”を出力するま
たは同“０”を出力するセル異常、線間シヨー
ト、デコーダドライバの電流吸収能力、出力電圧
のハイレベル、出力電流値、遅延時間、およびデ
コーダの正常、異常など出荷前に行なうべきテス
トのほゞ全部を行なうことが可能となる。この点
は特願昭53−145829（特開昭55−73997）に詳述
してある。
しかしながら絶縁不良に対しては上述のテスト
パターン等では充分チエツクできないことが分つ
た。これを第３図で説明するに、今トランジスタ
Q2をオンにしてワード線W2を選択し、またビツ
ト線B0を選択してこれに書込み電圧20Vを印加す
るとメモリセル１０ｂに書込みが行なわれること
になるが、ワード線W1とW2の間が絶縁不良であ
ると、メモリセル１０ｉ、ワード線W1、漏洩抵
抗Rlを通つて電流が流れ、電圧降下が生じてメ
モリセル１０ｂに充分な電圧が加わらず、書込み
がなされない恐れがある。勿論漏洩抵抗Rlが充
分高ければメモリセル１０ｂは書込みが行なわ
れ、そのエミツタ・ベース接合がブレークダウン
して単なるダイオードとなり、電流を流すから、
この場合は絶縁不良であることは気付かれない。
この気付かれない絶縁不良の存在が問題で、テス
トパターン書込み時つまりPROM製造段階では一
応支障なく各テストビツトに書込みを行なえたの
に、ユーザ段階では書込み失敗が発生した（漏洩
抵抗Ｒがその後小さくなつていて、等により）と
いう事故を生じる原因となる。
パターン等では充分チエツクできないことが分つ
た。これを第３図で説明するに、今トランジスタ
Q2をオンにしてワード線W2を選択し、またビツ
ト線B0を選択してこれに書込み電圧20Vを印加す
るとメモリセル１０ｂに書込みが行なわれること
になるが、ワード線W1とW2の間が絶縁不良であ
ると、メモリセル１０ｉ、ワード線W1、漏洩抵
抗Rlを通つて電流が流れ、電圧降下が生じてメ
モリセル１０ｂに充分な電圧が加わらず、書込み
がなされない恐れがある。勿論漏洩抵抗Rlが充
分高ければメモリセル１０ｂは書込みが行なわ
れ、そのエミツタ・ベース接合がブレークダウン
して単なるダイオードとなり、電流を流すから、
この場合は絶縁不良であることは気付かれない。
この気付かれない絶縁不良の存在が問題で、テス
トパターン書込み時つまりPROM製造段階では一
応支障なく各テストビツトに書込みを行なえたの
に、ユーザ段階では書込み失敗が発生した（漏洩
抵抗Ｒがその後小さくなつていて、等により）と
いう事故を生じる原因となる。
本発明はかゝる事故を防止しようとするもので
あり、特徴とするところは複数本のワード線とビ
ツト線の各交点に、該ビツト線とワード線との間
に逆方向ダイオードと順方向ダイオードとを直列
に接続したトランジスタ型メモリセルを配設し、
そして該ビツト線の１つに沿つて並ぶメモリセル
は交互に非書込みセル、既書込みセルとしてなる
テストビツト列を持つフイールドプログラマブル
素子において、前記テストビツト列の該非書込み
セルをビツト線とワード線間を接続しないオープ
ンビツトとしてなることにある。以下これを第５
図に示す実施例につき詳細に説明する。
あり、特徴とするところは複数本のワード線とビ
ツト線の各交点に、該ビツト線とワード線との間
に逆方向ダイオードと順方向ダイオードとを直列
に接続したトランジスタ型メモリセルを配設し、
そして該ビツト線の１つに沿つて並ぶメモリセル
は交互に非書込みセル、既書込みセルとしてなる
テストビツト列を持つフイールドプログラマブル
素子において、前記テストビツト列の該非書込み
セルをビツト線とワード線間を接続しないオープ
ンビツトとしてなることにある。以下これを第５
図に示す実施例につき詳細に説明する。
第５図で第３図と同じ部分には同じ符号が付し
てある。本発明ではテストビツト列の１つ本例で
はTB1の非書込みセル１０ｃ，１０ｅ……をｂ図
に示すようにビツト線B0に接続せず、または最
初からセルを作らない。即ちこの型のメモリセル
はコレクタ領域１８にベース拡散してベース２０
を作り、更にその中にエミツタ拡散してエミツタ
２２を作り、絶縁膜２４に電極窓開けしたのちア
ルミニウム蒸着、同パターニングを行なつてビツ
ト線B0を作るが、書込みセル１０ｄ，１０ｆ…
…に対しては上記のようにするものの、非書込み
セル１０ｃ，１０ｅに対しては少なくとも上記電
極窓開きを行なわず、更にはそもそもベース、エ
ミツタ拡散を行なわずコレクタ領域のみとしてお
く。
てある。本発明ではテストビツト列の１つ本例で
はTB1の非書込みセル１０ｃ，１０ｅ……をｂ図
に示すようにビツト線B0に接続せず、または最
初からセルを作らない。即ちこの型のメモリセル
はコレクタ領域１８にベース拡散してベース２０
を作り、更にその中にエミツタ拡散してエミツタ
２２を作り、絶縁膜２４に電極窓開けしたのちア
ルミニウム蒸着、同パターニングを行なつてビツ
ト線B0を作るが、書込みセル１０ｄ，１０ｆ…
…に対しては上記のようにするものの、非書込み
セル１０ｃ，１０ｅに対しては少なくとも上記電
極窓開きを行なわず、更にはそもそもベース、エ
ミツタ拡散を行なわずコレクタ領域のみとしてお
く。
このようにすれば、非書込みセルではビツト線
とコレクタ領域（半導体基板）との間に絶縁膜２
４があるので高い絶縁抵抗および耐圧を有し、書
込み電圧を加えてもこの部分での漏洩電流は無い
としてよい。そこで、今第３図のセル１０ｂが
かゝる非書込みセルとして、ビツト線B0に書込
み電圧を加えトランジスタQ2をオンにしても、
電流は流れないはずである。もしそれが流れるな
ら、ワード線W2とW1及び又はワード線W2とW3
の間に絶縁不良があるということになる。例えば
図示の漏洩抵抗Rlがあればビツト線B0、書込み
セル１０ｉ、ワード線W1、漏洩抵抗Rl、ワード
線W2、トランジスタQ2の経路で電流が流れる。
ワード線W2とW3の間に漏洩抵抗があればB0、書
込みセル１０ｊ，W3、該漏洩抵抗、W2，Q2の経
路で電流が流れる。この電流を測定すれば、選択
ワード線とその両隣りのワード線との間の漏洩抵
抗の値を知り、許容範囲内か否か適確に判定する
ことができる。
とコレクタ領域（半導体基板）との間に絶縁膜２
４があるので高い絶縁抵抗および耐圧を有し、書
込み電圧を加えてもこの部分での漏洩電流は無い
としてよい。そこで、今第３図のセル１０ｂが
かゝる非書込みセルとして、ビツト線B0に書込
み電圧を加えトランジスタQ2をオンにしても、
電流は流れないはずである。もしそれが流れるな
ら、ワード線W2とW1及び又はワード線W2とW3
の間に絶縁不良があるということになる。例えば
図示の漏洩抵抗Rlがあればビツト線B0、書込み
セル１０ｉ、ワード線W1、漏洩抵抗Rl、ワード
線W2、トランジスタQ2の経路で電流が流れる。
ワード線W2とW3の間に漏洩抵抗があればB0、書
込みセル１０ｊ，W3、該漏洩抵抗、W2，Q2の経
路で電流が流れる。この電流を測定すれば、選択
ワード線とその両隣りのワード線との間の漏洩抵
抗の値を知り、許容範囲内か否か適確に判定する
ことができる。
PROMでは第４図に一部を示すように広幅ワー
ド線が多数小間隙を置いて平行に走つており、隣
接ワード線間の絶縁不良が発生する確率は比較的
高い。隣隣接ワード線間の絶縁不良などは先ず考
慮する必要はなく、従つて本発明の１テストビツ
ト列の非書込みセルを、ビツト線とは接続しない
又はそもそも初めから作らない（かゝるセルを本
発明ではオープンビツトと呼ぶ）という手段によ
りワード線間絶縁不良を確実に検出できる。なお
本発明では、メモリセルを作り結線もしたが書込
みは行なわないセルをトランジスタビツト、書込
みを行なつたセルをダイオードビツトと呼ぶ。ま
た論理“０”は非書込み、論理“１”は既書込み
に対応させるので、オープンビツトとトランジス
タビツトが論理“０”、ダイオードビツトが論理
“１”となる。これはナンドゲートG0，G1……の
出力端で見ると論理“１”はＨレベル、論理
“０”はＬレベルということである。漏洩抵抗は
読取り電圧では殆んど問題にならない程度の電流
しか流さず、またトランジスタビツトも若干の漏
洩電流を流すから、該トランジスタビツトを利用
しての漏洩抵抗測定は不確実である。勿論高電圧
を加えれば該漏洩抵抗が非直線性を有していたり
しても確実にこれを検知できるが、それでは該ト
ランジスタビツトが書込まれてダイオードビツト
になつてしまう。
ド線が多数小間隙を置いて平行に走つており、隣
接ワード線間の絶縁不良が発生する確率は比較的
高い。隣隣接ワード線間の絶縁不良などは先ず考
慮する必要はなく、従つて本発明の１テストビツ
ト列の非書込みセルを、ビツト線とは接続しない
又はそもそも初めから作らない（かゝるセルを本
発明ではオープンビツトと呼ぶ）という手段によ
りワード線間絶縁不良を確実に検出できる。なお
本発明では、メモリセルを作り結線もしたが書込
みは行なわないセルをトランジスタビツト、書込
みを行なつたセルをダイオードビツトと呼ぶ。ま
た論理“０”は非書込み、論理“１”は既書込み
に対応させるので、オープンビツトとトランジス
タビツトが論理“０”、ダイオードビツトが論理
“１”となる。これはナンドゲートG0，G1……の
出力端で見ると論理“１”はＨレベル、論理
“０”はＬレベルということである。漏洩抵抗は
読取り電圧では殆んど問題にならない程度の電流
しか流さず、またトランジスタビツトも若干の漏
洩電流を流すから、該トランジスタビツトを利用
しての漏洩抵抗測定は不確実である。勿論高電圧
を加えれば該漏洩抵抗が非直線性を有していたり
しても確実にこれを検知できるが、それでは該ト
ランジスタビツトが書込まれてダイオードビツト
になつてしまう。
例えば前記漏洩抵抗Rlを検出するのに、ビツ
ト線B0に書込み電圧を加え、トランジスタQ2を
オンにしてワード線W2をグランドレベルにした
が、これはビツト線B0とワード線W2の交点のメ
モリセル１０ｂがオープンビツトであるから可能
であつて、トランジスタビツトであれば該ビツト
が書込まれ、ダイオードビツトになつてしまう。
従つてテストビツトにトランジスタビツトとダイ
オードビツトを用いる従来方式では、書込み電圧
を加えての漏洩抵抗Rlの検出はできない。
ト線B0に書込み電圧を加え、トランジスタQ2を
オンにしてワード線W2をグランドレベルにした
が、これはビツト線B0とワード線W2の交点のメ
モリセル１０ｂがオープンビツトであるから可能
であつて、トランジスタビツトであれば該ビツト
が書込まれ、ダイオードビツトになつてしまう。
従つてテストビツトにトランジスタビツトとダイ
オードビツトを用いる従来方式では、書込み電圧
を加えての漏洩抵抗Rlの検出はできない。
以上説明したように本発明によればテストビツ
トの非書込みセルをオープンビツトにするという
簡単な手段によりワード線間の漏洩抵抗を測定す
ることができ、甚だ有効である。
トの非書込みセルをオープンビツトにするという
簡単な手段によりワード線間の漏洩抵抗を測定す
ることができ、甚だ有効である。
第１図はPROMの概要を示すブロツク図、第２
図はテストパターンの説明図、第３図はPROMの
メモリセル部の詳細を示す回路図である。第４図
ａ，ｂ、およびｃは、第３図の一部の概略平面
図、ａ図Ｘ−Ｘ線断面図、およびａ図Ｙ−Ｙ線断
面図である。第５図は本発明の実施例を示し、ａ
は要部回路図、ｂはメモリセル部の断面図であ
る。 図面でB0，B1……はビツト線、W0，W1……は
ワード線、TB1はテストビツト、１０ｃ，１０ｅ
はオープンビツトである。
図はテストパターンの説明図、第３図はPROMの
メモリセル部の詳細を示す回路図である。第４図
ａ，ｂ、およびｃは、第３図の一部の概略平面
図、ａ図Ｘ−Ｘ線断面図、およびａ図Ｙ−Ｙ線断
面図である。第５図は本発明の実施例を示し、ａ
は要部回路図、ｂはメモリセル部の断面図であ
る。 図面でB0，B1……はビツト線、W0，W1……は
ワード線、TB1はテストビツト、１０ｃ，１０ｅ
はオープンビツトである。
Claims (1)
- 【特許請求の範囲】 １ 複数本のワード線とビツト線の各交点に、該
ビツト線とワード線との間に逆方向ダイオードと
順方向ダイオードとを直烈に接続したトランジス
タ型メモリセルを配設し、そして該ビツト線の１
つに沿つて並ぶメモリセルは交互に非書込みセ
ル、既書込みセルとしてなるテストビツト列を持
つフイールドプログラマブル素子において、 前記テストビツト列の該非書込みセルをビツト
線とワード線間を接続しないオープンビツトとし
てなることを特徴としたフイールドプログラマブ
ル素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229580A JPS57105898A (en) | 1980-12-23 | 1980-12-23 | Field programmable element |
| EP81306060A EP0055918B1 (en) | 1980-12-23 | 1981-12-22 | A field programmable semiconductor memory device |
| DE8181306060T DE3173031D1 (en) | 1980-12-23 | 1981-12-22 | A field programmable semiconductor memory device |
| US06/333,653 US4459694A (en) | 1980-12-23 | 1981-12-23 | Field programmable device with circuitry for detecting poor insulation between adjacent word lines |
| IE3063/81A IE52145B1 (en) | 1980-12-23 | 1981-12-23 | A field programmable semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229580A JPS57105898A (en) | 1980-12-23 | 1980-12-23 | Field programmable element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105898A JPS57105898A (en) | 1982-07-01 |
| JPS6129079B2 true JPS6129079B2 (ja) | 1986-07-04 |
Family
ID=16115780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18229580A Granted JPS57105898A (en) | 1980-12-23 | 1980-12-23 | Field programmable element |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4459694A (ja) |
| EP (1) | EP0055918B1 (ja) |
| JP (1) | JPS57105898A (ja) |
| DE (1) | DE3173031D1 (ja) |
| IE (1) | IE52145B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754781A (ja) * | 1993-08-11 | 1995-02-28 | Paramount Bed Co Ltd | 供給エア圧可変型エアポンプ装置 |
| JPH0754780A (ja) * | 1993-08-11 | 1995-02-28 | Paramount Bed Co Ltd | 供給エア圧可変型エアポンプ装置 |
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