JPS6129573B2 - - Google Patents
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- JPS6129573B2 JPS6129573B2 JP55041035A JP4103580A JPS6129573B2 JP S6129573 B2 JPS6129573 B2 JP S6129573B2 JP 55041035 A JP55041035 A JP 55041035A JP 4103580 A JP4103580 A JP 4103580A JP S6129573 B2 JPS6129573 B2 JP S6129573B2
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- JP
- Japan
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- transistor
- current
- emitter
- collector
- diode
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
本発明は増幅器に関し、特にバイポーラトラン
ジスタを用いた増幅器に関するものである。
増幅器においては低歪率特性を有することが要
求されるが、そのために負帰還を施して歪を抑圧
する方法が広く用いられている。しかしながら負
帰還による増幅度の低下は避けられず、よつて所
望の増幅度を得るには多くの増幅素子が必要とな
るばかりか、増幅回路全体の安定度が悪くなつて
発振を呈する危険性も存在する。
特に増幅素子であるトランジスタにおいては、
その入出力特性が非直線性を示すために、この非
直線性を改善すべく大電流を流したり負帰還を施
したりしているが、いずれも好ましいものではな
く、特に負帰還による解決法は上述の欠点をその
まま有することになる。
本発明の目的は負帰還を施すことなく増幅用ト
ランジスタの非直線歪を改善し得る簡単な構成の
増幅回路を提供することである。
本発明の増幅回路は、入力信号がベースに印加
された増幅用トランジスタのベース・エミツタ間
電圧を別に設けたダイオード等のPN接合素子の
順方向電圧により打消して補償するようにしたも
のであつて、その特徴とするところは、増幅用ト
ランジスタのエミツタに一端が接続されたインピ
ーダンス素子と、このインピーダンス素子の他端
と基準電位点との間においてトランジスタに流れ
る電流方向に対して高インピーダンスを呈するよ
うに接続されたPN接合素子と、このPN接合素子
とトランジスタに一定比の電流を供給する手段と
を含み、このトランジスタ又は(及び)PN接合
素子に流れる電流の変化に応じて出力を得るよう
にしたことにある。
以下本発明を図面を参照しつつ説明する。
第1図は本発明の一実施例の回路図であり、ベ
ースに入力信号VINが印加されたNPNトランジ
スタQ1のエミツタにはエミツタ抵抗REが接続さ
れており、この抵抗REと基準電位である接地点
との間にはダイオードD1が設けられている。こ
のダイオードD1は図の如くトランジスタQ1に流
れる電流1の方向に対しては高インピーダンス
を呈してこの電流1の流入を阻止するような極
性に接続されている。
これらトランジスタQ1及びダイオードD1へ一
定比の電流1及び4(I1/4=1/α,αは
一定)を供する例えばカレントミラー回路1,2
が設けられている。カレントミラー回路1は互い
にベースが共通接続されたPNPトランジスタ
Q2,Q3及びQ4と各エミツタ抵抗R1,R2及びR3と
からなり、トランジスタQ2はベースとコレクタ
が共通接続されたダイオード構成となつており、
抵抗R1〜R3の選定により各トランジスタQ2〜Q3
の出力電流1,2及び3の比が所望に選定
され得るものである。トランジスタQ2の出力電
流がトランジスタQ1の供給電流1となつてお
り、またトランジスタQ4の出力電流3が出力
負荷抵抗RLの供給源となつている。
カレントミラー回路2は、互いにベースが共通
接続されたNPNトランジスタQ5,Q6及びQ7と各
エミツタ抵抗R4,R5及びR6とからなり、トラン
ジスタQ7がダイオード構成となつて抵抗R4〜R6
の選定により各トランジスタQ5〜Q7の出力電流
が所望に選定されている。尚、本例においてはト
ランジスタQ5,Q6のコレクタ出力は互いに共通
接続されてダイオードD1とエミツタ抵抗REとの
共通接続点へ接続され、電流1と4との和の
電流5=1+4を吸込む構成である。そし
てトランジスタQ7のコレクタ出力と先のミラー
回路1のトランジスタQ3のコレクタ出力とが共
通接続されて、両ミラー回路1,2の電流値を関
連づけている。そして例えば各抵抗R1〜R6をす
べて等しい値に選定することによつて、1=
2=3(α=1)及び′5=24となるよ
うに電流値が定められている。
かかる構成において、ダイオードD1と抵抗RE
との接続点の電位をVaとして、ダイオードD1の
順方向電圧をVBE2及びトランジスタQ1のベー
ス・エミツタ間電圧をVBE1とすることにより下
式が成立する。
1=(VIN−VBE1−Va)/RE ……(1)
ここにVa=−VBE2であるから(1)式は次式とな
る。
1=(VIN−VBE1+VBE2)/RE ……(2)
従つて、出力VOUTは次式で表わされる。
VOUT=3RL=1RL
=RL/RE{VIN−(VBE1−VBE2)}……(3
)
ここで、トランジスタやダイオートのPN接合
の電圧VBEと電流との関係は一般に次式で表わ
される。
VBE≒kT/qln/S ……(4)
ここにkはボルツマン定数、Tは接合部温度、
qは電子電荷、Sは逆方向飽和電流を夫々示
す。従つて、トランジスタQ1及びダイオードD1
の接合部温度をT1,T2としまた飽和電流をS
1,S2とすると夫々次式が成立する。
The present invention relates to an amplifier, and particularly to an amplifier using bipolar transistors. Amplifiers are required to have low distortion characteristics, and for this purpose, a method of suppressing distortion by applying negative feedback is widely used. However, a decrease in amplification due to negative feedback is unavoidable, and thus not only are many amplification elements required to obtain the desired amplification, but there is also the risk that the stability of the entire amplifier circuit will deteriorate and oscillation may occur. exist. Especially in transistors, which are amplification elements,
Since its input/output characteristics exhibit nonlinearity, large currents are passed or negative feedback is applied to improve this nonlinearity, but neither of these methods are desirable, especially the solution using negative feedback. It still has the above-mentioned drawbacks. An object of the present invention is to provide an amplifier circuit with a simple configuration that can improve the nonlinear distortion of an amplifier transistor without applying negative feedback. The amplifier circuit of the present invention compensates by canceling out the base-emitter voltage of an amplifying transistor to which an input signal is applied to the base with the forward voltage of a separately provided PN junction element such as a diode. The feature is that between an impedance element whose one end is connected to the emitter of the amplification transistor and the other end of this impedance element and a reference potential point, it exhibits a high impedance in the direction of the current flowing through the transistor. The device includes a PN junction element connected in a manner such that It's because I did it. The present invention will be explained below with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention, in which an emitter resistor R E is connected to the emitter of an NPN transistor Q 1 to which an input signal V IN is applied to the base, and this resistor R E and a reference A diode D1 is provided between the ground point and the potential. As shown in the figure, this diode D1 exhibits a high impedance in the direction of the current 1 flowing through the transistor Q1 , and is connected with a polarity that prevents the current 1 from flowing into the transistor Q1. For example, current mirror circuits 1 and 2 provide a constant ratio of currents 1 and 4 (I 1 / 4 = 1/α, α is constant) to these transistors Q 1 and diode D 1 .
is provided. Current mirror circuit 1 is a PNP transistor whose bases are commonly connected to each other.
It consists of Q 2 , Q 3 and Q 4 and emitter resistors R 1 , R 2 and R 3 , and the transistor Q 2 has a diode configuration with its base and collector commonly connected.
Each transistor Q2 to Q3 depends on the selection of resistors R1 to R3 .
The ratio of the output currents 1 , 2 and 3 of can be selected as desired. The output current of the transistor Q 2 is the supply current 1 of the transistor Q 1 , and the output current 3 of the transistor Q 4 is the supply source of the output load resistance R L. The current mirror circuit 2 consists of NPN transistors Q 5 , Q 6 and Q 7 whose bases are commonly connected to each other and emitter resistors R 4 , R 5 and R 6. The transistor Q 7 has a diode configuration and the resistor R 4 ~ R6
By selecting , the output current of each transistor Q 5 to Q 7 is selected as desired. In this example, the collector outputs of the transistors Q 5 and Q 6 are commonly connected to each other and connected to the common connection point of the diode D 1 and the emitter resistor RE , and the sum of currents 1 and 4 is current 5 = 1. It is configured to suck in +4 . The collector output of the transistor Q 7 and the collector output of the transistor Q 3 of the mirror circuit 1 are commonly connected, so that the current values of both the mirror circuits 1 and 2 are associated with each other. For example, by selecting all the resistors R 1 to R 6 to have equal values, 1 =
The current values are determined so that 2 = 3 (α = 1) and ' 5 = 2 4 . In such a configuration, diode D 1 and resistor R E
By setting the potential at the connection point to Va, the forward voltage of the diode D 1 to V BE2 , and the base-emitter voltage of the transistor Q 1 to V BE1 , the following equation is established. 1 = (V IN −V BE1 −Va)/R E ...(1) Since Va=−V BE2 here, equation (1) becomes the following equation. 1 = (V IN -V BE1 +V BE2 )/R E (2) Therefore, the output V OUT is expressed by the following formula. V OUT = 3 R L = 1 R L = R L /R E {V IN −(V BE1 − V BE2 )}……(3
) Here, the relationship between the voltage V BE of the PN junction of a transistor or diode and the current is generally expressed by the following equation. V BE ≒kT/qln/ S ...(4) where k is Boltzmann constant, T is junction temperature,
q is the electronic charge, and S is the reverse saturation current. Therefore, transistor Q 1 and diode D 1
Let the junction temperatures of T 1 and T 2 be T 1 and T 2 , and the saturation current S
1 and S2 , the following equations hold true.
【表】
〓…………………(5)
kT2 [Table] 〓……………………(5)
kT 2
Claims (1)
スタと、前記第1トランジスタのエミツタに一端
が接続されたインピーダンス素子と、前記第1ト
ランジスタと同一導電型でありかつ前記インピー
ダンス素子の他端及び基準電位点にエミツタ及び
ベースがそれぞれ接続されると共にコレクタに前
記インピーダンス素子と同等の素子を介して電源
が供給された第2トランジスタと、前記第1トラ
ンジスタのコレクタ・エミツタ間に流れる第1電
流と一定比の関係にある第2及び第3電流を発生
する第1カレントミラー回路と、前記第2電流に
基づいて前記第1及び第2トランジスタのコレク
タ・エミツタ間に電流を供給して前記第1電流及
び前記第2トランジスタのコレクタ・エミツタ間
に流れる第4電流の和を前記第2電流と一定比の
関係にある電流にする第2カレントミラー回路と
を含み、前記第3電流の変化に応じて出力を導出
するようにした増幅器。1 A first transistor to which an input signal is applied to the base, an impedance element having one end connected to the emitter of the first transistor, the other end of the impedance element having the same conductivity type as the first transistor, and a reference potential. a second transistor whose emitter and base are respectively connected to a point and whose collector is supplied with power through an element equivalent to the impedance element; and a first current flowing between the collector and emitter of the first transistor at a constant ratio. a first current mirror circuit that generates second and third currents having a relationship of a second current mirror circuit that converts the sum of fourth currents flowing between the collector and emitter of the second transistor into a current having a fixed ratio relationship with the second current, and outputs an output in response to a change in the third current. An amplifier designed to derive
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103580A JPS56137716A (en) | 1980-03-28 | 1980-03-28 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103580A JPS56137716A (en) | 1980-03-28 | 1980-03-28 | Amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137716A JPS56137716A (en) | 1981-10-27 |
| JPS6129573B2 true JPS6129573B2 (en) | 1986-07-08 |
Family
ID=12597136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103580A Granted JPS56137716A (en) | 1980-03-28 | 1980-03-28 | Amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56137716A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334941U (en) * | 1976-09-01 | 1978-03-27 |
-
1980
- 1980-03-28 JP JP4103580A patent/JPS56137716A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137716A (en) | 1981-10-27 |
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