JPS6130356B2 - - Google Patents
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- JPS6130356B2 JPS6130356B2 JP53160398A JP16039878A JPS6130356B2 JP S6130356 B2 JPS6130356 B2 JP S6130356B2 JP 53160398 A JP53160398 A JP 53160398A JP 16039878 A JP16039878 A JP 16039878A JP S6130356 B2 JPS6130356 B2 JP S6130356B2
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- JP
- Japan
- Prior art keywords
- address
- data
- read
- write data
- memory device
- Prior art date
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- Expired
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Relating To Insulation (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ試験方式、特にメモリ装置の
アドレス関連回路の故障を適確に検出できるよう
になつたメモリ試験方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory testing method, and more particularly to a memory testing method that can accurately detect failures in address-related circuits of a memory device.
ICメモリ装置等の試験においては、テスト条
件が設定された後、テスト・データが被試験対象
メモリ装置に供給され、被試験対象メモリからの
出力データが期待値と照合され、被試験対象メモ
リ装置の良否判定が行われる。テスト・データの
パターンとしては、MarchingやGalloppingなど
が良く使用されているが、従来の試験方式では、
エラーが発生した場合、そのエラーがアドレス系
のものか、或はデータ系のものかの判別が困難で
あり、まして、どのアドレス・ビツトのエラーで
あるかを見付けるとなると、かなりの熟練と非常
に多くの労力とを必要とした。 In testing IC memory devices, etc., after the test conditions are set, test data is supplied to the memory device under test, the output data from the memory under test is compared with the expected value, and the output data from the memory device under test is A pass/fail judgment is made. Marching and Galloping are often used as test data patterns, but in conventional test methods,
When an error occurs, it is difficult to determine whether the error is address-related or data-related, and even more so, it takes considerable skill and expertise to find out which address or bit the error is. It required a lot of effort and effort.
本発明は、上記の考察に基づくものであつて、
メモリ装置内の故障箇所、とくにメモリ装置内の
アドレス系回路の故障を適確に検出できるように
なつたメモリ試験方式を提供することを目的とし
ている。そしてそのため、本発明のメモリ試験方
式は、メモリ装置に対してテスト・データを供給
し、上記メモリ装置から読出されたデータを期待
値と比較してメモリ装置の良否判定を行うメモリ
試験方式において、アドレス指定情報により指定
されるアドレス線上のビツト情報を出力するアド
レス選択回路、上記アドレス選択回路の出力する
ビツト情報と書込みデータを論理演算して作られ
る修飾書込みデータを上記メモリ装置に供給する
書込みデータ用論理回路、および上記アドレス選
択回路の出力するビツト情報と上記メモリ装置か
ら読出された読出しデータとを論理演算して作ら
れる修飾読出しデータを出力する読出しデータ用
論理回路を設置したことを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。 The present invention is based on the above considerations, and includes:
It is an object of the present invention to provide a memory testing method that can accurately detect failure locations within a memory device, particularly failures in address related circuits within the memory device. Therefore, the memory test method of the present invention supplies test data to a memory device and compares the data read from the memory device with an expected value to determine the quality of the memory device. An address selection circuit that outputs bit information on the address line specified by address designation information, and write data that supplies modified write data to the memory device, which is created by performing a logical operation on the bit information output from the address selection circuit and the write data. and a read data logic circuit for outputting modified read data created by performing a logical operation on the bit information output from the address selection circuit and the read data read from the memory device. It is something to do. Hereinafter, the present invention will be explained with reference to the drawings.
図は本発明の１実施例のブロツク図であつて、
１はメモリ素子又はメモリユニツト等の被試験装
置、２はバツフア・ゲート、３はアドレス選択回
路、４と５は反転回路すなわち排他的論理和回
路、A0ないしAnはアドレス信号線、WDは書込
みデータ、WD′は修飾書込みデータ、RDは読出
しデータ、RD′は修飾読出しデータをそれぞれ示
している。なお、アドレス信号線A0は最下位ビ
ツト信号線、Anは最上位ビツト信号線である。
バツフア・ゲート２は例えばTTLゲートから構
成されているものである。アドレス選択回路３は
アドレス指定情報に基づいて１個のアドレス信号
線Aiを選択し、選択されたアドレス信号線Ai上
のビツト情報を出力するものである。反転回路４
は、アドレス選択回路３からのビツト情報と書込
みデータWDとの排他的論理和を取り、この排他
的論理和信号を修飾書込みデータWD′として被試
験装置へ供給するものである。反転回路５は、ア
ドレス選択回路３からのビツト情報と読出しデー
タRDとの排他的論理和をとり、この排他的論理
和信号を修飾読出しデータRD′として照合回路
（図示せず）に供給するものである。 The figure is a block diagram of one embodiment of the present invention.
1 is a device under test such as a memory element or memory unit, 2 is a buffer gate, 3 is an address selection circuit, 4 and 5 are inversion circuits or exclusive OR circuits, A0 to An are address signal lines, and WD is a write data, WD' represents qualified write data, RD represents read data, and RD' represents qualified read data, respectively. Note that address signal line A0 is the least significant bit signal line, and An is the most significant bit signal line.
The buffer gate 2 is composed of, for example, a TTL gate. The address selection circuit 3 selects one address signal line Ai based on address designation information and outputs bit information on the selected address signal line Ai. Inversion circuit 4
is to take the exclusive OR of the bit information from the address selection circuit 3 and the write data WD, and supply this exclusive OR signal to the device under test as the modified write data WD'. The inversion circuit 5 performs an exclusive OR of the bit information from the address selection circuit 3 and the read data RD, and supplies this exclusive OR signal to a collation circuit (not shown) as modified read data RD'. It is.
メモリ試験は次のようにして行われる。先ず、
アドレス指定情報でアドレス・ビツトA0を選択
し、書込みデータWDを論理「０」とする。そし
て、書込みアドレスを逐次変化させて、被試験装
置１にデータを書込む。全番地へのデータの書込
みが終了した後、読出しアドレスを逐次変化させ
て、被試験装置１からデータを読出す。アドレス
線A0およびメモリ・セルが正常な場合には、書
込みデータWDと修飾読出しデータRD′は同一と
なる。上記の試験を行つた後、アドレス指定情報
でアドレス・ビツトA0を選択し、書込みデータ
WDを論理「１」として、上記の同様な書込みお
よび読出しを行い、そして、書込みデータWDと
修飾読出しデータRD′とを比較する。両者が一致
している場合には、アドレス線A0およびメモ
リ・セルが正常であることになる。 The memory test is performed as follows. First of all,
Select address bit A 0 with addressing information and set write data WD to logic "0". Then, data is written to the device under test 1 by changing the write address sequentially. After data has been written to all addresses, the data is read from the device under test 1 by sequentially changing the read address. When address line A0 and memory cells are normal, write data WD and modified read data RD' are the same. After performing the above test, select address bit A 0 in the addressing information and write data.
Writing and reading similar to those described above are performed with WD set to logic "1", and the write data WD and the modified read data RD' are compared. If the two match, it means that address line A0 and the memory cell are normal.
アドレス指定情報でアドレス・ビツトA0を選
択して上記のような試験を行つた後、他のアドレ
ス・ビツトを選択して前記のような試験を行う。
即ち、アドレス指定情報によつてアドレス・ビツ
トA0，A1……Anを逐次選択する。そして選択さ
れたアドレス・ビツトAiについて、書込みデー
タWDを論理「０」として書込み処理を行つた後
に読出しを行い、書込みデータWDを論理「１」
とし書込み処理を行つた後に読出し処理を行う。
メモリ・セルに固定障害が生じているときには、
全ての試験について同様なエラーが検出されるの
で、エラーがアドレス系に存在するか、メモリ・
セルに存在するかを判断することが出来る。 After selecting address bit A0 in the addressing information and performing the above test, other address bits are selected and the above test is performed.
That is, address bits A 0 , A 1 . . . An are sequentially selected according to the address designation information. Then, for the selected address bit Ai, after performing a write process with the write data WD set to logic "0", read is performed, and the write data WD is set to logic "1".
After performing write processing, read processing is performed.
When a memory cell has a fixed fault,
Similar errors are detected for all tests, so if the error is in the address system or
You can determine whether it exists in the cell.
第２図は16ワード×４ビツト構成のメモリ装置
を示す図である。第２図において、６−０ないし
６−３はRAM、７はアドレス・バツフア、８−
０ないし８−３は書込みデータのドライバ回路９
−０ないし９−３は読出しデータのドライバ回路
をそれぞれ示している。アドレス・バツフア７は
AND TTL等で構成されている。RAM６−ｉ
（ｉ＝０、１、２、３）は、16ワード×１ビツト
構成のメモリ素子であり、Ａ０〜Ａ３の４ビツト
のアドレス情報により０番地〜15番地の中の１個
が指定され、この番地に対してデータの書込み又
は読出しが行われる。なお、第２図では簡単化の
ために、ライト信号やリード信号、メモリ・タイ
ミング信号等は省略されている。 FIG. 2 is a diagram showing a memory device having a 16 word x 4 bit configuration. In Figure 2, 6-0 to 6-3 are RAMs, 7 is an address buffer, and 8-
0 to 8-3 are write data driver circuits 9
-0 to 9-3 respectively indicate driver circuits for read data. Address buffer 7 is
It consists of AND TTL, etc. RAM6-i
(i = 0, 1, 2, 3) is a memory element with a 16 word x 1 bit configuration, and one of addresses 0 to 15 is specified by 4-bit address information A0 to A3. Data is written to or read from an address. Note that in FIG. 2, write signals, read signals, memory timing signals, etc. are omitted for simplicity.
第３図はアドレス情報Ａ０〜Ａ３によつて指定
されるRAM内のセルの番地、即ち０番地ないし
15番地を示している。 Figure 3 shows the addresses of cells in the RAM specified by address information A0 to A3, that is, addresses 0 to 0.
It shows number 15.
第４図は正常なメモリ装置に対して本発明の試
験を行つた場合におけるRAM内のセルの情報を
示している。第４図ａは、第１図においてアドレ
ス選択回路３でＡ０を指定し且つ書込みデータ
WDを論理「０」とした状態の下でアドレス情報
を０、１、……、15と変化させながら書込みを実
行した時のセルの書込情報を示している。論理
「０」の書込みデータWDは反転回路４でＡ０＝
１のとき反転され、セルには論理「１」が書き込
まれ、全アドレスに対する書込みが終了した後は
セルの状態は第４図ａのようになる。そして、リ
ード・サイクルで全アドレスを読み出すとき、反
転回路５によりＡ０＝１のときに反転、即ち論理
「１」の読出しデータRDは論理「０」に反転さ
れ、論理「０」の読出しデータRDは論理「０」
のまま読み出され、修飾読出データRD′は全て論
理「０」となる。第４図ｂ〜ｄはアドレス指定ビ
ツトをＡ１，Ａ２，Ａ３として論理「０」の書込
データWDの書込みを実行したときのRAM内の
セルの状態、第４図ｅ〜ｈはアドレス指定ビツト
をＡ０，Ａ１，Ａ２，Ａ３として論理「１」の書
込みデータWDの書込みを実行したときのRAM
内のセルの状態を示している。 FIG. 4 shows information on cells in the RAM when a normal memory device is tested according to the present invention. FIG. 4a shows that the address selection circuit 3 in FIG. 1 specifies A0 and the write data is
It shows the write information of the cell when writing is executed while changing the address information as 0, 1, . . . , 15 with WD set to logic "0". The write data WD of logic “0” is converted to A0= by the inverting circuit 4.
When it is 1, it is inverted, a logic ``1'' is written into the cell, and after writing to all addresses is completed, the state of the cell becomes as shown in FIG. 4a. When all addresses are read in a read cycle, the inversion circuit 5 inverts when A0=1, that is, the read data RD of logic "1" is inverted to logic "0", and the read data RD of logic "0" is inverted. is logical “0”
The modified read data RD' is read out as it is, and all the modified read data RD' becomes logic "0". Figures 4b to d show the state of cells in the RAM when writing the logic "0" write data WD with address designation bits A1, A2, and A3, and Figure 4 e to h show the address designation bits. RAM when writing the logic "1" write data WD with A0, A1, A2, A3
It shows the state of the cells within.
ここで、セル内に固定障害、例えば６番地のデ
ータが常に論理「０」となる障害があつた場合を
考える。アドレス選択回路３でＡ０を指定し、書
込みデータWDを論理「０」として試験を行つた
場合には障害が検出されないが、アドレス選択回
路３でＡ０を指定し、書込みデータWDを論理
「１」として試験を行つた場合にはアドレス情報
が６番地を指定した時に書込みデータWDと読出
しデータRD′が不一致（Fail）となる。 Now, let us consider a case where a fixed fault occurs in the cell, for example, a fault in which the data at address 6 always becomes logic "0". If the address selection circuit 3 specifies A0 and the test is performed with the write data WD set to logic "0", no fault will be detected; however, if the address selection circuit 3 specifies A0 and the write data WD is set to logic "1" When the test is performed as follows, when the address information specifies address 6, the write data WD and the read data RD' do not match (Fail).
次にアドレス系に障害がある場合を考える。例
えばアドレス・バツフア７内でＡ１＝０となる障
害がある状態の下で本発明による試験を行つた場
合のセルの状態を第５図に示す。第５図ａは、書
込みデータWDを論理「０」とし且つアドレス選
択回路３でＡ０を指定した状態の下でアドレス情
報を０、１、２、……、15と変化させながら書込
みを実行した場合のセルの状態を示している。第
５図ａでは０、１、４、５、８、９、12、13の各
番地は２度書きされるが、そのデータは同じもの
が書き込まれる。引き続くリード・サイクルで２
度読み出されるが、Passとなる。第５図ｂは、
書込みデータWDを論理「０」とし且つアドレス
選択回路３でＡ１を指定した状態の下でアドレス
情報を０、１、２、……、15と変化させながら書
込みを実行した場合のセルの状態を示している。
第５図ｂの場合は、本来であれば０番地に０、１
番地に０、２番地に１、３番地に１と言う順序で
書込みが行われるべきところ、Ａ１＝０となる障
害のために、実際には０番地に０、１番地に０、
０番地に１、１番地に１と言う順序で書込みが行
われ、引き続くリード・サイクルで論理「０」の
修飾読出しデータRD′を読み出すことが出来ず、
Failとなる。第５図ｃは書込みデータWDを論理
「０」とし且つアドレス選択回路３でＡ２を指定
した状態の下でアドレス情報を０、１、２、…
…、15と変化させながら書込みを実行した場合の
セルの状態を示す図であり、第５図ｄは書込みデ
ータWDを論理「０」とし且つアドレス選択回路
３でＡ３を指定した状態の下でアドレス情報を
０、１、２、……、15と変化させながら書込みを
実行した場合のセルの状態を示す図である。第５
図ｃ及びｄの場合は引き続くリード・サイクルで
論理「０」の修飾読出しデータRD′を読み出すこ
とが出来、Passとなる。第５図ｅ〜ｈはアドレ
ス指定ビツトをＡ０，Ａ１，Ａ２，Ａ３として論
理「１」の書込みデータWDの書込みを実行した
ときのRAM内のセルの状態を示している。引き
続くリード・サイクルでは、第５図ｆの場合のみ
修飾読出しデータRD′を論理「１」に出来ず、
Failになる。 Next, consider the case where there is a failure in the address system. For example, FIG. 5 shows the state of the cell when the test according to the present invention is performed under a condition where there is a fault such that A1=0 in the address buffer 7. In Figure 5a, writing is executed while changing the address information as 0, 1, 2, ..., 15 under the condition that the write data WD is set to logic "0" and the address selection circuit 3 specifies A0. It shows the state of the cell in case. In FIG. 5a, addresses 0, 1, 4, 5, 8, 9, 12, and 13 are written twice, but the same data is written. 2 on subsequent read cycles
It is read twice, but it becomes Pass. Figure 5b is
The state of the cell when writing is executed while changing the address information as 0, 1, 2, ..., 15 with the write data WD set to logic "0" and A1 specified in the address selection circuit 3 It shows.
In the case of Figure 5b, originally, 0, 1 would be placed at address 0.
Writing should be performed in the order of 0 at address, 1 at address 2, and 1 at address 3, but due to the failure of A1 = 0, it actually writes 0 at address 0, 0 at address 1, and so on.
Writing is performed in the order of 1 to address 0 and 1 to address 1, and the modified read data RD' of logic "0" cannot be read in the subsequent read cycle.
Fail. FIG. 5c shows address information 0, 1, 2, . . . under a state in which write data WD is set to logic "0" and address selection circuit 3 specifies A2.
. . , 15, and FIG. FIG. 6 is a diagram showing the state of a cell when writing is executed while changing address information to 0, 1, 2, . . . , 15; Fifth
In the cases shown in FIGS. c and d, the modified read data RD' of logic "0" can be read out in the subsequent read cycle, resulting in a Pass. FIGS. 5e to 5h show the states of the cells in the RAM when the address designation bits are A0, A1, A2, and A3 and writing of logic "1" write data WD is executed. In the subsequent read cycle, the modified read data RD' cannot be set to logic "1" only in the case f in FIG.
It will fail.
第６図はアドレス・バツフア７内にＡ１とＡ２
の２箇所に障害がある状態の下で本発明の試験を
行つた場合のセルの状態を示す図である。この場
合には、６番地、７番地、14番地及び14番地のセ
ルに対しては４回の書込みが行われ、４回の読出
しが行われるが、結果はアドレス選択回路３で障
害アドレスＡ１又はＡ２を指定した時のみFailに
なり、Ａ０又はＡ３指定時はPassとなる。 Figure 6 shows A1 and A2 in address buffer 7.
FIG. 3 is a diagram showing the state of a cell when a test of the present invention is conducted under a condition in which there are faults at two locations. In this case, the cells at addresses 6, 7, 14, and 14 are written four times and read four times. It becomes Fail only when A2 is specified, and Pass when A0 or A3 is specified.
以上の説明から明らかなように、本発明によれ
ば、メモリ装置のアドレス関連回路の故障を簡単
にしかも適確に検出することが出来る。 As is clear from the above description, according to the present invention, failures in address-related circuits of memory devices can be easily and accurately detected.
図は本発明の１実施例のブロツク図である。第
１図は本発明の１実施例のブロツク図、第２図は
16ワード×４ビツト構成のメモリ装置の構成例を
示す図、第３図はアドレス情報Ａ０〜Ａ３によつ
て指定されるRAM内のセルの番地を示す図、第
４図は正常なメモリ装置に対して本発明の試験を
行つた場合におけるRAM内のセルの情報を示す
図、第５図はアドレス・バツフア７内でＡ１＝０
となる障害がある状態の下で本発明による試験を
行つた場合のセルの状態を示す図、第６図はアド
レス・バツフア７内でＡ１とＡ２の２箇所に障害
がある状態の下で本発明の試験を行つた場合のセ
ルの状態を示す図である。
１……メモリ素子又はメモリユニツト等の被試
験装置、２……バツフア・ゲート、３……アドレ
ス選択回路、４と５……反転回路すなわち排他的
論理和回路、A0ないしAn……アドレス信号線、
WD……書込みデータ、WD′……修飾書込みデー
タ、RD……読出しデータ、RD′……修飾読出し
データ。
The figure is a block diagram of one embodiment of the invention. Fig. 1 is a block diagram of one embodiment of the present invention, and Fig. 2 is a block diagram of an embodiment of the present invention.
A diagram showing an example of the configuration of a memory device with a 16 word x 4 bit configuration. FIG. 3 is a diagram showing the addresses of cells in the RAM designated by address information A0 to A3. FIG. FIG. 5 is a diagram showing the information of the cells in the RAM when the test of the present invention is performed on the case where A1=0 in the address buffer 7.
FIG. 6 is a diagram showing the state of a cell when a test according to the present invention is performed under a condition in which there is a fault. FIG. FIG. 3 is a diagram showing the state of a cell when testing the invention. 1...Device under test such as memory element or memory unit, 2...Buffer gate, 3...Address selection circuit, 4 and 5...Inverting circuit or exclusive OR circuit, A0 to An...Address signal line,
WD: Write data, WD': Qualified write data, RD: Read data, RD': Qualified read data.
Claims (1)
し、上記メモリ装置から読出されたデータを期待
値と比較してメモリ装置の良否判定を行うメモリ
試験方式において、アドレス指定情報により指定
されるアドレス線上のビツト情報を出力するアド
レス選択回路、上記アドレス選択回路の出力する
ビツト情報と書込みデータを論理演算して作られ
る修飾書込みデータを上記メモリ装置に供給する
書込みデータ用論理回路、および上記アドレス選
択回路の出力するビツト情報と上記メモリ装置か
ら読出された読出しデータとを論理演算して作ら
れる修飾読出しデータを出力する読出しデータ用
論理回路を設置したことを特徴とするメモリ試験
方式。1 In a memory testing method that supplies test data to a memory device and compares the data read from the memory device with an expected value to determine the quality of the memory device, An address selection circuit that outputs bit information, a write data logic circuit that supplies the memory device with modified write data created by performing a logical operation on the bit information output from the address selection circuit and the write data, and a write data logic circuit that supplies the memory device with modified write data. A memory test method characterized in that a read data logic circuit is installed for outputting modified read data created by performing a logical operation on bit information to be output and read data read from the memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16039878A JPS5587396A (en) | 1978-12-25 | 1978-12-25 | Memory test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16039878A JPS5587396A (en) | 1978-12-25 | 1978-12-25 | Memory test system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587396A JPS5587396A (en) | 1980-07-02 |
| JPS6130356B2 true JPS6130356B2 (en) | 1986-07-12 |
Family
ID=15714074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16039878A Granted JPS5587396A (en) | 1978-12-25 | 1978-12-25 | Memory test system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5587396A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191197A (en) * | 1983-04-12 | 1984-10-30 | Usac Electronics Ind Co Ltd | Memory tester |
-
1978
- 1978-12-25 JP JP16039878A patent/JPS5587396A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587396A (en) | 1980-07-02 |
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