JPS6130776B2 - - Google Patents
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- JPS6130776B2 JPS6130776B2 JP10948679A JP10948679A JPS6130776B2 JP S6130776 B2 JPS6130776 B2 JP S6130776B2 JP 10948679 A JP10948679 A JP 10948679A JP 10948679 A JP10948679 A JP 10948679A JP S6130776 B2 JPS6130776 B2 JP S6130776B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/54—Circuits using the same frequency for two directions of communication
- H04B1/58—Hybrid arrangements, i.e. arrangements for transition from single-path two-direction transmission to single-direction transmission on each of two paths or vice versa
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B3/00—Line transmission systems
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Description
【発明の詳細な説明】
本発明は、2線式回線と4線式回線とを接続す
る電子式ハイブリツド回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic hybrid circuit that connects a two-wire line and a four-wire line.
2線式回線と4線式回線とを接続するハイブリ
ツド回路は、ハイブリツドコイルにより構成され
るのが一般的であつた。このハイブリツドコイル
は、磁心にコイルを巻回したものであるから、小
型化が困難であると共に、巻線工程を含むもので
あるから、製造コストを低減することが困難であ
つた。そこで電子式ハイブリツド回路が提案され
ているが、高性能の差動増幅器を多数必要とする
ので、高価になると共に消費電力が比較的大きい
欠点があつた。 A hybrid circuit that connects a two-wire line and a four-wire line has generally been constructed using a hybrid coil. Since this hybrid coil is made by winding a coil around a magnetic core, it is difficult to miniaturize it, and since it includes a winding process, it is difficult to reduce manufacturing costs. Therefore, electronic hybrid circuits have been proposed, but because they require a large number of high-performance differential amplifiers, they are expensive and have relatively high power consumption.
本発明は、前述の如き欠点を改善したものであ
り、差動増幅器の個数を少なくして経済的な構成
とすることを目的とするものである。以下実施例
について詳細に説明する。 The present invention improves the above-mentioned drawbacks, and aims to provide an economical configuration by reducing the number of differential amplifiers. Examples will be described in detail below.
第1図は従来例のブロツク線図であり、1は4
線式回線の入力端子、2は4線式回線の出力端
子、3は2線式回線の入出力端子、4は平衡出力
の増幅器、5はバランスネツトワーク、6〜8は
差動増幅器、R1〜R5は抵抗、Zは2線式回線の
インピーダンスを示す。バランスネツトワーク5
は、例えば第2図に示す回路構成を有し、端子
a,c間に抵抗R6、端子b,d間に抵抗R7、端
子a,b間に擬似負荷Zpが接続されている。擬
似負荷Zpは、2線式回線を模擬したものであ
り、2線式回線の時定数と同一の時定数が得られ
るように、コンデンサ等を含む回路構成となつて
いる。この擬似負荷Zpのインピーダンスを、2
線式回線のインピーダンスZのα倍とし、且つ時
定数を同じくするものである。このように擬似負
荷Zpのインピーダンスを大きくすることに対応
して抵抗R6,R7も大きくするものであり、公称
インピーダンスをR0とすると、抵抗R6,R7は
α・R0/2に選定される。擬似負荷Zpの時定数
を一定としてそのインピーダンスを大きくする
と、抵抗とコンデンサとからなる回路構成の場合
に、抵抗値を大きくし、且つコンデンサの容量を
小さくすることになり、それによつて、擬似負荷
Zpの一部を構成するコンデンサの小型化を図る
ことができる。 Figure 1 is a block diagram of the conventional example, where 1 is 4.
Input terminal of wire line, 2 is output terminal of 4-wire line, 3 is input/output terminal of 2-wire line, 4 is balanced output amplifier, 5 is balanced network, 6 to 8 are differential amplifiers, R 1 to R5 are resistances, and Z is the impedance of the two-wire line. balance network 5
has the circuit configuration shown in FIG. 2, for example, in which a resistor R 6 is connected between terminals a and c, a resistor R 7 is connected between terminals b and d, and a pseudo load Zp is connected between terminals a and b. The pseudo load Zp simulates a two-wire line, and has a circuit configuration including a capacitor and the like so that the same time constant as that of the two-wire line can be obtained. The impedance of this pseudo load Zp is 2
The impedance Z of the wire line is multiplied by α, and the time constant is the same. In this way, in response to increasing the impedance of the pseudo load Zp, the resistors R 6 and R 7 are also increased. If the nominal impedance is R 0 , the resistors R 6 and R 7 are α・R 0 /2. selected. If the time constant of the pseudo load Zp is kept constant and its impedance is increased, in the case of a circuit configuration consisting of a resistor and a capacitor, the resistance value will be increased and the capacitance of the capacitor will be reduced.
It is possible to downsize the capacitor that forms part of Zp.
2線式回線の入出力端子3から4線式回線の入
力端子1側をみたとき、増幅器4の出力インピー
ダンスが小さいので、公称インピーダンスR0で
終端されたものとなり、入力端子1に加えられた
信号は増幅器4により平衡出力となつて整合用の
抵抗R4,R5を介して入出力端子3に出力され、
又入出力端子3に加えられた信号は差動増幅器
8,6を介して出力端子2に出力される。又増幅
器4の出力はバランスネツトワーク5の端子c,
dにも加えられ、且つ整合用の抵抗R4,R5を介
して差動増幅器8にも加えられるが、バランスネ
ツトワーク5の端子a,bに現われる信号は、入
出力端子3に現われる信号と同様であるが逆相と
なるので、差動増幅器7の出力と差動増幅器8の
出力とは抵抗R2,R3を介して合成されるとき、
互に打ち消される。従つて入力端子1から出力端
子2への信号の抑圧即ち鳴音減衰量を大きくする
ことができる。 When looking from the input/output terminal 3 of the 2-wire line to the input terminal 1 side of the 4-wire line, the output impedance of the amplifier 4 is small, so it is terminated with a nominal impedance R 0 , and the input terminal 1 is applied to the input terminal 1. The signal is converted into a balanced output by the amplifier 4 and output to the input/output terminal 3 via matching resistors R 4 and R 5 .
Further, the signal applied to the input/output terminal 3 is outputted to the output terminal 2 via differential amplifiers 8 and 6. Further, the output of the amplifier 4 is connected to the terminal c of the balance network 5,
d, and is also applied to the differential amplifier 8 via matching resistors R 4 and R 5 , but the signals appearing at terminals a and b of the balance network 5 are the same as the signals appearing at the input/output terminal 3. is similar to, but in reverse phase, so when the output of differential amplifier 7 and the output of differential amplifier 8 are combined via resistors R 2 and R 3 ,
They cancel each other out. Therefore, the suppression of the signal from the input terminal 1 to the output terminal 2, that is, the amount of sound attenuation can be increased.
本発明は、スイツチドキヤパシタ回路を用いる
ことによつて更に差動増幅器を少なくしたもので
あり、第3図は本発明の実施例のブロツク線図を
示し、第1図と同一符号は同一部分を示すもので
あり、C1〜C4はコンデンサ、S1〜S5はトランジ
スタ等により構成したスイツチ、9は差動増幅器
である。スイツチS1〜S5は同期して切換動作する
もので、信号周波数以上の周波数で切換制御され
るものである。 The present invention further reduces the number of differential amplifiers by using a switched capacitor circuit. FIG. 3 shows a block diagram of an embodiment of the present invention, and the same symbols as in FIG. 1 are the same. C1 to C4 are capacitors, S1 to S5 are switches composed of transistors, etc., and 9 is a differential amplifier. The switches S 1 to S 5 switch in synchronization and are controlled at a frequency higher than the signal frequency.
スイツチドキヤパシタ回路は、スイツチを介し
てコンデンサの両端に信号が加えられ、その両端
の信号のレベル差に対応した電荷がコンデンサに
蓄えられ、スイツチの切換えによりその充電電荷
が出力されるものであり、従つてスイツチS2,S3
とコンデンサC3とからなるスイツチドキヤパシ
タ回路は、第1図の差動増幅器7に相当した作用
を行ない、又スイツチS4,S5とコンデンサC4と
からなるスイツチドキヤパシタ回路は、第1図の
差動増幅器8に相当した作用を行なうものであ
る。又スイツチS1とコンデンサC1とからなるス
イツチドキヤパシタ回路とコンデンサC2及び差
動増幅器9により、第1図の差動増幅器6と同様
の作用を行なうものである。 In a switched capacitor circuit, a signal is applied to both ends of a capacitor via a switch, a charge corresponding to the level difference between the signals at both ends is stored in the capacitor, and the charged charge is output by switching the switch. Yes, therefore switches S 2 and S 3
The switched capacitor circuit consisting of the switches S 4 and S 5 and the capacitor C 3 performs the function equivalent to the differential amplifier 7 in FIG. It performs an action corresponding to the differential amplifier 8 of FIG. 1. Furthermore, the switched capacitor circuit consisting of the switch S1 and the capacitor C1 , the capacitor C2 , and the differential amplifier 9 performs the same function as the differential amplifier 6 in FIG.
スイツチS2〜S5が図示状態の時に、コンデンサ
C3はバランスネツトワーク5の端子a,bに現
れる信号によつて充電される。又コンデンサC4
は入出力端子3に現れる信号によつて充電され
る。この時、スイツチS2側を+とすると、スイツ
チS5側は抵抗R5とバランスネツトワーク5とを
介して接続されているので+となり、スイツチ
S3,S4側が−となる。従つて、スイツチS2〜S5が
図示状態から矢印方向に切換えられた時に、スイ
ツチS2,S4側が接続され、スイツチS3,S5側が接
続されるから、コンデンサC3の+側とコンデン
サC4の−側とが接続され、コンC3の−側とコン
デンサC4の+側とが接続されることになる。 When switches S 2 to S 5 are in the state shown, the capacitor
C3 is charged by the signals appearing at terminals a and b of the balance network 5. Also capacitor C 4
is charged by the signal appearing at the input/output terminal 3. At this time, if the switch S 2 side is set to +, the switch S 5 side becomes + because it is connected via the resistor R 5 and the balance network 5, and the switch S 5 side becomes +.
The S 3 and S 4 sides become -. Therefore, when switches S 2 to S 5 are switched from the illustrated state in the direction of the arrow, the switches S 2 and S 4 are connected, and the switches S 3 and S 5 are connected, so that the + side of capacitor C 3 and The negative side of capacitor C 4 is connected, and the negative side of capacitor C 3 and the positive side of capacitor C 4 are connected.
従つて、増幅器4の出力信号のうち、バランス
ネツトワーク5を介してコンデンサC3に充電さ
れる信号と、抵抗R4,R5を介してコンデンサC4
に充電される信号とは同じ大きさとなるが、前述
のように、スイツチS2〜S5が切換えられた時に、
逆極性で加えられることになるから、入力端子1
から出力端子2への回り込みを阻止することがで
きる。 Therefore, among the output signals of the amplifier 4, a signal is charged to the capacitor C3 via the balance network 5, and a signal is charged to the capacitor C4 via the resistors R4 and R5 .
However, as mentioned above, when switches S 2 to S 5 are switched,
Since it will be added with opposite polarity, input terminal 1
It is possible to prevent the leakage from reaching the output terminal 2.
又入出力端子3からの入力信号について、コン
デンサC4に充電される信号と、抵抗R4,R5及び
バランスネツトワーク5を介してコンデンサC3
に充電される信号との大きさが異なるから、スイ
ツチS2〜S5が図示状態から矢印方向に切換えられ
た時に、前述と同様に逆極性で加えられることに
なるが、コンデンサC3,C4に充電された信号の
差分が入力信号の成分として差動増幅器9に入力
され、4線式回線の出力端子2に出力される。 Regarding the input signal from the input/output terminal 3, the signal charged to the capacitor C 4 and the signal charged to the capacitor C 3 via the resistors R 4 , R 5 and the balance network 5
Since the magnitude of the signal charged in the capacitors C 3 and C is different, when the switches S 2 to S 5 are switched from the state shown in the figure in the direction of the arrow, the voltage is applied with the opposite polarity as described above, but the capacitors C 3 and C 4 is input to the differential amplifier 9 as an input signal component, and is output to the output terminal 2 of the 4-wire line.
又スイツチS1が図示の状態の時に、差動増幅器
9の出力信号は出力端子2に出力されると共に、
コンデンサC1,C2に充電される。そして、スイ
ツチS1が矢印方向に切換えられると、コンデンサ
C1は、差動増幅器9の−端子と+端子との間に
接続されることになり、出力信号はコンデンサ
C1を介して−端子に帰還される。それによつ
て、第1図に於ける差動増幅器6と同様に、2線
式回線からの信号を、4線式回線の出力端子2に
出力することができる。 Furthermore, when the switch S1 is in the state shown in the figure, the output signal of the differential amplifier 9 is output to the output terminal 2, and
Capacitors C 1 and C 2 are charged. Then, when switch S 1 is switched in the direction of the arrow, the capacitor
C1 will be connected between the - terminal and + terminal of the differential amplifier 9, and the output signal will be connected to the capacitor.
It is fed back to the - terminal via C1 . Thereby, the signal from the two-wire line can be output to the output terminal 2 of the four-wire line, similar to the differential amplifier 6 in FIG.
このようにスイツチドキヤパシタ回路を用いる
ことにより、能動回路としての増幅器4,9は2
個で済むことになり、スイツチS1〜S5の駆動電力
は極く僅かであるから消費電力が少なくなり、第
1図に示す構成と同様に鳴音減衰量が大きく、又
2線式回線からみたバランスネツトワーク5のバ
ランスも良いので縦バランス減衰量も大きいもの
となる。 By using the switched capacitor circuit in this way, the amplifiers 4 and 9 as active circuits are
Since the drive power of the switches S 1 to S 5 is extremely small, the power consumption is reduced, and similar to the configuration shown in Fig. 1, the amount of sound attenuation is large, and the two-wire line Since the balance network 5 is well-balanced when viewed from the front, the amount of longitudinal balance attenuation is also large.
以上説明したように、本発明は、4線式回線の
入力信号を2線式回線へ送出する第1の伝送部
を、平衡出力の増幅器4と整合用抵抗R4,R5と
とにより構成し、2線式回線の入力信号を4線式
回線へ送出する第2の伝送部を、差動増幅器9
と、スイツチS1及びコンデンサC1からなる帰還
回路を形成する第1のスイツチドキヤパシタ回路
と、スイツチS4,S5及びコンデンサC4からなる
第2のスイツチドキヤパシタ回路とにより構成
し、信号抑圧の回路を、バランスネツトワーク5
と、スイツチS2,S3及びコンデンサC3からなる
第3のスイツチドキヤパシタ回路とにより構成し
たもので、スイツチドキヤパシタ回路を用いるこ
とにより、高価な差動増幅器の個数を少なくする
ことができ、スイツチS1〜S5はトランジスタによ
つて構成することができるから、小型且つ低消費
電力の構成とすることができる。 As explained above, in the present invention, the first transmission section that sends the input signal of the 4-wire line to the 2-wire line is configured by the balanced output amplifier 4 and the matching resistors R 4 and R 5 . The second transmission section that sends the input signal of the two-wire line to the four-wire line is a differential amplifier 9.
, a first switched capacitor circuit forming a feedback circuit consisting of a switch S 1 and a capacitor C 1 , and a second switched capacitor circuit consisting of switches S 4 and S 5 and a capacitor C 4 . , the signal suppression circuit is balanced network 5
and a third switched capacitor circuit consisting of switches S 2 and S 3 and capacitor C 3. By using the switched capacitor circuit, the number of expensive differential amplifiers can be reduced. Since the switches S 1 to S 5 can be constructed using transistors, the configuration can be small and consume low power.
又第2のスイツチドキヤパシタ回路と、バラン
スネツトワーク5を介した第3のスイツチドキヤ
パシタ回路とにより、鳴音減衰量を大きくするこ
とができるものである。 Furthermore, by using the second switched capacitor circuit and the third switched capacitor circuit via the balance network 5, the amount of sound attenuation can be increased.
従つて、経済的に小型の電子式ハイブリツド回
路を構成することができる利点がある。 Therefore, there is an advantage that a small electronic hybrid circuit can be constructed economically.
第1図は従来例ブロツク線図、第2図はバラン
スネツトワークの一例の回路図、第3図は本発明
の実施例のブロツク線図である。
1は入力端子、2は出力端子、3は入出力端
子、4は平衡出力の増幅器、5はバランスネツト
ワーク、6〜9は差動増幅器、R1〜R7は抵抗、
C1〜C4はコンデンサ、S1〜S5はスイツチであ
る。
FIG. 1 is a block diagram of a conventional example, FIG. 2 is a circuit diagram of an example of a balance network, and FIG. 3 is a block diagram of an embodiment of the present invention. 1 is an input terminal, 2 is an output terminal, 3 is an input/output terminal, 4 is a balanced output amplifier, 5 is a balanced network, 6 to 9 are differential amplifiers, R 1 to R 7 are resistors,
C1 to C4 are capacitors, and S1 to S5 are switches.
Claims (1)
る為の第1の伝送部と、前記2線式回路線の入力
信号を前記4線式回線へ送出する為の第2の伝送
部と、前記4線式回線の入力側から出力側への信
号を抑圧する回路とを備えた電子式ハイブリツド
回路に於いて、前記第1の伝送部は、前記4線式
回線の入力信号を増幅する平衡出力の増幅器と、
該増幅器の出力端子と前記2線式回線との間に接
続された整合用抵抗とから構成され、前記第2の
伝送部は、前記4線式回線の出力側へ信号を送出
する差動増幅器と、該差動増幅器の帰還回路を形
成する第1のスイツチドキヤパシタ回路と、該差
動増幅器に前記2線式回線の入力信号を加える為
の第2のスイツチドキヤパシタ回路とから構成さ
れ、前記信号抑圧の回路は、前記平衡出力の増幅
器の出力端子と前記差動増幅器の入力端子との間
に接続されたバランスネツトワークと、第3のス
イツチドキヤパシタ回路とから構成されているこ
とを特徴とする電子式ハイブリツド回路。1. A first transmission section for sending an input signal of the 4-wire line to the 2-wire line, and a second transmission section for sending the input signal of the 2-wire circuit line to the 4-wire line. and a circuit for suppressing a signal from the input side to the output side of the four-wire line, wherein the first transmission section amplifies the input signal of the four-wire line. a balanced output amplifier;
The second transmission section includes a differential amplifier configured to include a matching resistor connected between the output terminal of the amplifier and the two-wire line, and the second transmission section sends a signal to the output side of the four-wire line. , a first switched capacitor circuit forming a feedback circuit of the differential amplifier, and a second switched capacitor circuit for applying the input signal of the two-wire line to the differential amplifier. and the signal suppression circuit includes a balance network connected between the output terminal of the balanced output amplifier and the input terminal of the differential amplifier, and a third switched capacitor circuit. An electronic hybrid circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10948679A JPS5632837A (en) | 1979-08-28 | 1979-08-28 | Electronic hybrid circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10948679A JPS5632837A (en) | 1979-08-28 | 1979-08-28 | Electronic hybrid circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632837A JPS5632837A (en) | 1981-04-02 |
| JPS6130776B2 true JPS6130776B2 (en) | 1986-07-16 |
Family
ID=14511457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10948679A Granted JPS5632837A (en) | 1979-08-28 | 1979-08-28 | Electronic hybrid circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5632837A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1157124A (en) * | 1981-11-18 | 1983-11-15 | David G. Agnew | Hybrid circuit including capacitive charge-transfer means |
-
1979
- 1979-08-28 JP JP10948679A patent/JPS5632837A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5632837A (en) | 1981-04-02 |
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