JPS6131485B2 - - Google Patents
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- JPS6131485B2 JPS6131485B2 JP55187901A JP18790180A JPS6131485B2 JP S6131485 B2 JPS6131485 B2 JP S6131485B2 JP 55187901 A JP55187901 A JP 55187901A JP 18790180 A JP18790180 A JP 18790180A JP S6131485 B2 JPS6131485 B2 JP S6131485B2
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- storage device
- mode
- external storage
- program mode
- control
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は高速外部記憶装置に係り、特にダイレ
クトメモリアクセス（以下DMAと呼ぶ）による
外部記憶装置から中央演算処理装置（以下CPU
と呼ぶ）へのデータ転送中にプログラムモードに
よるデータの読み出し、書き込み動作を実行する
ことのできる高速外部記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a high-speed external storage device, and in particular to a central processing unit (CPU) from an external storage device using direct memory access (hereinafter referred to as DMA).
The present invention relates to a high-speed external storage device that is capable of executing data read and write operations in a program mode during data transfer to a computer (referred to as a computer).
従来、マイクロプログラム制御による外部記憶
装置としては、第１図に示されたようなものがあ
つた。この外部記憶装置におけるプログラムモー
ドによる動作とDMAによる動作について説明す
る。 Conventionally, there has been an external storage device controlled by a microprogram as shown in FIG. The operation according to the program mode and the operation according to DMA in this external storage device will be explained.
まず、プログラムモード時の該装置の起動につ
いて、ＩＡマツチ回路２へCPU１より入力デ
ータバスを介してこの装置の指定アドレスが入
力されると、ＩＡマツチ回路２はＩＡ回路３
に入力されている自己の装置のアドレスと対比し
て正しければ、シーケンスコントローラ４へ起動
信号を送る。シーケンスコントローラ４（以下
SEQ−CTLと呼ぶ）は、シーケンサ５（以下
SEQと呼ぶ）、コントロールメモリ６（以下CM
と呼ぶ）、コントロールメモリインストラクシヨ
ンレジスタ７（以下CMIRと呼ぶ）からなるマイ
クロプログラム制御Ｍへ、制御信号を出力する。
SEQ５はSEQ−CTL４からの信号を受けてCM６
中の制御情報をCMIR７へ順次送り出す。CMIR
７は、CM６からの制御情報を蓄積実行させる機
能である。マイクロプログラム起動に際し、
CMIR７はCPU１に対してアクセスを受け付けた
事をIOMコントロール８を介しIOM信号線ｄを
通じて知らせる。CPU１は、この受け付けを認
知して、外部記憶装置の実行を指定するオーダー
をCPM信号線ｃを介してSEQ−CTL４へ送出す
る。SEQ−CTL４はこれを受けSEQ５を再び起
動させる。このオーダが正常なものであるとマイ
クロプログラム制御Ｍで判断されると、この判断
結果がCMIR７より出力されIOMコントロール８
を介してCPU１へオーダを受付けた事を通知す
る。そして、マイクロプログラム制御Ｍは、前記
CPU１のオーダに従つた動作を開始する。この
オーダが例えば１ワード読み取りオーダであれ
ば、ロケーシヨンアドレスレジスタ９へ読み取る
アドレス情報をマイクロプログラム制御Ｍにより
データバスから設定し、Ｍは該アドレスを記憶部
１０へ送出する。記憶部１０はこのアドレスに基
づき読み取りデータをデータバツフアレジスタ１
１へ送出する。データバツフアレジスタ１１にセ
ツトされたデータは、再びエラー検出修正回路１
２を通りチエツクされデータバツフアレジスタに
セツトされる。マイクロプログラム制御Ｍは
CPU１へデータを送出する事をIOMコントロー
ル８を通して通知し、又データバツフアレジスタ
１１に対しては送出指示を与え読み取りデータを
出力データバスｅを介してCPU１へ送出する。
CPU１はデータを受け取つた情報をCPM信号機
ｃを介してシーケンスコントローラ４へ出す。マ
イクロプログラム制御Ｍはこの信号を受け、プロ
グラムモード時の１ワード読み取り動作が終了す
る。現実行中のプログラムモード実行を該装置が
DMAオーダ受け付けた情報をCPMを介して通知
することにより終結させる。そして、該装置が自
立でDMAオーダに対する動作を実行する。 First, regarding the activation of the device in the program mode, when the designated address of this device is input from the CPU 1 to the IA match circuit 2 via the input data bus, the IA match circuit 2
If the address is correct compared to the address of its own device inputted in the address, it sends a start signal to the sequence controller 4. Sequence controller 4 (hereinafter
SEQ-CTL) is the sequencer 5 (hereinafter referred to as SEQ-CTL).
SEQ), control memory 6 (hereinafter referred to as CM
A control signal is output to a microprogram control M consisting of a control memory instruction register 7 (hereinafter referred to as CMIR).
SEQ5 receives the signal from SEQ-CTL4 and CM6
The control information inside is sequentially sent to CMIR7. CMIR
7 is a function for accumulating and executing control information from the CM 6. When starting the microprogram,
The CMIR 7 notifies the CPU 1 through the IOM control 8 and the IOM signal line d that access has been accepted. The CPU 1 recognizes this acceptance and sends an order specifying execution of the external storage device to the SEQ-CTL 4 via the CPM signal line c. SEQ-CTL4 receives this and activates SEQ5 again. When the microprogram control M determines that this order is normal, this determination result is output from the CMIR 7 and the IOM control 8
Notifies CPU1 of the acceptance of the order via . And the microprogram control M is the above-mentioned
Starts operation according to CPU1 order. If this order is, for example, a one-word read order, address information to be read into the location address register 9 is set from the data bus by the microprogram control M, and M sends the address to the storage section 10. The storage unit 10 reads the data based on this address and stores it in the data buffer register 1.
Send to 1. The data set in the data buffer register 11 is returned to the error detection and correction circuit 1 again.
2 and is checked and set in the data buffer register. Microprogram control M
It notifies the CPU 1 through the IOM control 8 that data is to be sent, and also gives a sending instruction to the data buffer register 11 to send the read data to the CPU 1 via the output data bus e.
The CPU 1 sends the received data to the sequence controller 4 via the CPM signal c. The microprogram control M receives this signal and completes the one word reading operation in the program mode. The device executes the program mode currently being executed.
The process is completed by notifying the information that the DMA order has been accepted via CPM. Then, the device autonomously executes the operation for the DMA order.
次に、与えられたオーダがDMA転送指定の場
合には、まず、マイクロプログラム制御Ｍより
IOMコントロール８を介してRQ信号線ｂを通じ
てCPU１へ転送要求が送出される。CPU１がこ
れを受け可能な状態になるとRQ−OK信号線ａ
より受けつけ信号が返送されてDMA転送が開始
される。記憶部１０よりプログラムモードと同様
のデータ転送が行なわれる。転送データ数が大量
の場合、CPU１がこの転送で占有されてしまう
ためCPU処理が長時間停止する。この停止を防
ぐため、マイクロプログラム制御Ｍにより数デー
タ単位で転送後、バーストタイマ１３を動作さ
せ、マイクロプログラム自らのバーストタイミン
グをとり、バーストタイマからの起動まで動作の
停止を行う。CPU１は、このタイミングの間、
他の処理を実行する。バースト時間が終了する
と、バーストタイマ１３からの起動により再びマ
イクロプログラム制御ＭはDMA転送要求をCPU
１へ送出し、該装置は、マイクロプログラム制御
によりDMA転送を再開し、所定の数量のデータ
までこれを繰り返す。 Next, if the given order specifies DMA transfer, first, from the microprogram control M,
A transfer request is sent to the CPU 1 via the IOM control 8 and the RQ signal line b. When CPU1 becomes ready to receive this, the RQ-OK signal line a
An acceptance signal is returned and DMA transfer begins. Data transfer from the storage unit 10 is performed in the same manner as in the program mode. If the amount of data to be transferred is large, the CPU 1 will be occupied by this transfer, and the CPU processing will stop for a long time. In order to prevent this stoppage, after transferring several data units by the microprogram control M, the burst timer 13 is operated, the microprogram determines its own burst timing, and the operation is stopped until activation from the burst timer. During this timing, CPU1
Perform other processing. When the burst time ends, the microprogram control M sends the DMA transfer request to the CPU again by activation from the burst timer 13.
1, the device resumes DMA transfer under microprogram control and repeats this until a predetermined amount of data.
このような従来の装置において、DMA転送中
に発生したプログラムモードによる外部記憶装置
へのデータの読み出し、書き込みは、DMA転送
が完了するまで実行できなかつた。即ち、DMA
モードでの動作中にプログラムモードでの記憶部
へのリード／ライト動作は不可能であるため、処
理時間に遅延を生ずるという欠点があつた。 In such conventional devices, reading or writing data to an external storage device in a program mode that occurs during DMA transfer cannot be executed until the DMA transfer is completed. That is, DMA
Since read/write operations to the storage section in the program mode are not possible during operation in the program mode, there is a drawback that processing time is delayed.
本発明の目的は、バーストタイミング中に該装
置がCPUからのプログラムモードによる再起動
を受ける事を可能にし、DMAモード専用のロケ
ーシヨンアドレスレジスタとプログラムモード専
用のロケーシヨンアドレスレジスタとを設けて記
憶部のアドレス指定を行うようにしたことによ
り、DMAモードでのデータ転送中のバースト時
間にプログラムモードでの外部記憶装置の書き込
み、読み出しが実行でき、高能率処理が可能な高
速外部記憶装置を提供する事にある。 An object of the present invention is to enable the device to be restarted by the program mode from the CPU during burst timing, and to provide a location address register dedicated to the DMA mode and a location address register dedicated to the program mode. By specifying the address of the external storage device, it is possible to write to and read from the external storage device in program mode during the burst time during data transfer in DMA mode, providing a high-speed external storage device capable of highly efficient processing. It's about doing.
上記目的を達成するために本発明は、マイクロ
プログラム制御により動作する外部記憶装置にお
いて、第１及び第２のロケーシヨンアドレスレジ
スタ（以下LARと呼ぶ）を設けて、DMAモード
においては前記第１のLARによりメモリのアド
レス指定を行い、プログラムモードにおいては前
記第２のロケーシヨンアドレスレジスタにより記
憶部のアドレス指定を行い。ダイレクトメモリア
クセスモードでのデータ転送中のバースト時間に
プログラムモードでの書き込み読み出しを実行す
るようにしたものである。 In order to achieve the above object, the present invention provides an external storage device that operates under microprogram control, and is provided with first and second location address registers (hereinafter referred to as LAR), and in DMA mode, the first location address register (LAR) is provided. The LAR specifies the address of the memory, and in the program mode, the second location address register specifies the address of the storage section. Writing and reading in the program mode are executed during a burst time during data transfer in the direct memory access mode.
本発明の具体的実施例について第２図と共に説
明する。第２図において第１図と異る所は、第１
図のロケーシヨンアドレスレジスタ９のかわりに
DMA専用ロケーシヨンアドレスレジスタ１３と
プログラムモード専用ロケーシヨンアドレスレジ
スタ１４とを設け、マイクロプログラム制御Ｍが
これら２つのLAR１３，１４を制御する点であ
る。マイクロプログラム制御Ｍからのアドレスレ
ジスタ１３，１４及びデータバツフア１１を制御
する信号は、メモリコントロール１５を介して上
記各部へ出力する。DMAモードでのデータ転送
中においては、マイクロプログラム制御Ｍは、
DMA専用LAR１３に制御信号を送り、このレジ
スタ１３は、記憶部１０内のアドレスを指定し、
メモリ１０は指定されたアドレスのデータをデー
タバツフアレジスタ１１へ送出する。データバツ
フアレジスタ１１はマイクロプログラム制御Ｍか
らの指令により前述したごとく、バーストタイミ
ングの期間を除いてＯ系データバスｅへデータを
送出する。一方、バーストタイミングの期間に、
CPU１がDMAモード動作中の外部記憶装置に対
してプログラムモードによる再起動を要求してき
た場合、IOAマツチ回路２からの出力信号を従来
例においては拒否してきたが、本実施例はこれを
受け入れる事を可能にした。即ち、バーストタイ
ミング中CPUに対する動作の停止時に該装置の
マイクロプログラムＭはCPUからの再起動のチ
エツクを実施し、CPU１からのプログラムモー
ドによる再起動要求であることが、シーケンスコ
ントローラ４で認識されると、シーケンスコント
ローラ４はこれを受け入れ、マイクロプログラム
制御Ｍへプログラムモードによる動作指令を送
る。マイクロプログラム制御Ｍは、これを受け
て、メモリコントロール１５を介してプログラム
モード専用ロケーシヨンアドレスレジスタ１４に
制御信号を出す。プログラムモードで、例えば記
憶部１０へのデータの書き込みであれば、プログ
ラムモード専用LAR１４は上記制御信号を受け
て、記憶部に対するアドレス情報を設定し、書き
込みデータはデータバツフアレジスタ１１、エラ
ーチエツク回路１２を経て記憶部１０内に書き込
まれる事によりDMA動作中のプログラムモード
による書き込み動作が終了する。再びCPUから
の再起動、バーストタイマからの起動を待つ。そ
してバーストタイマ１３によりバーストタイミン
グ終了における起動が実行されるとマイクロプロ
グラム制御Ｍは、DSRのDMA中状態表示BUSY
信号をチエツクし、BUSY信号が有りの場合は
DMA中の起動シーケンスに復帰する。このよう
にして、本実施例はDMA処理中でも、バースト
タイミングの時にはプログラムモードの実行を可
能にしたものである。 A specific embodiment of the present invention will be described with reference to FIG. The differences in Figure 2 from Figure 1 are as follows:
Instead of location address register 9 in the figure
A location address register 13 dedicated to DMA and a location address register 14 dedicated to program mode are provided, and a microprogram control M controls these two LARs 13 and 14. Signals for controlling the address registers 13, 14 and data buffer 11 from the microprogram control M are outputted to the above-mentioned sections via the memory control 15. During data transfer in DMA mode, the microprogram control M
A control signal is sent to the DMA-dedicated LAR 13, and this register 13 specifies an address within the storage unit 10,
The memory 10 sends data at the designated address to the data buffer register 11. The data buffer register 11 sends data to the O-system data bus e except during the burst timing period, as described above, in response to a command from the microprogram control M. On the other hand, during the burst timing period,
When the CPU 1 requests the external storage device operating in the DMA mode to be restarted in the program mode, the output signal from the IOA match circuit 2 is rejected in the conventional example, but in this embodiment, this is accepted. made possible. That is, during the burst timing, when the operation for the CPU is stopped, the microprogram M of the device checks for restart from the CPU, and the sequence controller 4 recognizes that the restart request is from the CPU 1 in the program mode. The sequence controller 4 accepts this and sends an operation command to the microprogram control M in the program mode. In response to this, the microprogram control M issues a control signal to the program mode dedicated location address register 14 via the memory control 15. In the program mode, for example, when writing data to the storage unit 10, the program mode dedicated LAR 14 receives the above control signal, sets address information for the storage unit, and writes data to the data buffer register 11 and error check circuit. 12 and into the storage unit 10, the write operation in the program mode during the DMA operation is completed. Wait for the CPU to reboot again and for the burst timer to boot. When the burst timer 13 executes startup at the end of the burst timing, the microprogram control M displays the DSR DMA status display BUSY.
Check the signal, if there is a BUSY signal,
Return to startup sequence during DMA. In this way, this embodiment makes it possible to execute the program mode at burst timing even during DMA processing.
上述の如く本発明になる高速外部記憶装置は、
DMAモード専用のロケーシヨンアドレスレジス
タとプログラムモード専用のロケーシヨンアドレ
スレジスタとを設けてメモリのアドレス指定を行
うようにしたことにより、DMAモードでのデー
タ転送中のバースト時間にプログラムモードでの
外部記憶装置の書き込み、読み出しが実行でき、
高能率処理が可能であるという特長を有するもの
である。 As described above, the high-speed external storage device according to the present invention is
By providing a location address register dedicated to DMA mode and a location address register dedicated to program mode to specify memory addresses, external storage in program mode can be used during burst times during data transfer in DMA mode. The device can be written to and read from.
The feature is that high efficiency processing is possible.
第１図は高速外部記憶装置の従来の一実施例の
ブロツク図、第２図は本発明になる高速外部記憶
装置の一実施例のブロツク図である。
１……中央演算処理装置、２……IOAマツチ回
路、３……IOA、４……シーケンシヤルコントロ
ール、５……シーケンサ、６……コントロールメ
モリ、７……コントロールメモリインストラクシ
ヨンレジスタ、８……IOMコントロール、９…
…ロケーシヨンアドレスレジスタ、１０……記憶
部、１１……データバツフアレジスタ、１２……
エラーチエツク回路、１３……DMAモード専用
ロケーシヨンアドレスレジスタ、１４……プログ
ラムモード専用ロケーシヨンアドレスレジスタ、
１５……メモリコントロール、Ｍ……マイクロプ
ログラム制御。
FIG. 1 is a block diagram of a conventional embodiment of a high-speed external storage device, and FIG. 2 is a block diagram of an embodiment of a high-speed external storage device according to the present invention. DESCRIPTION OF SYMBOLS 1... Central processing unit, 2... IOA match circuit, 3... IOA, 4... Sequential control, 5... Sequencer, 6... Control memory, 7... Control memory instruction register, 8... ...IOM control, 9...
...Location address register, 10...Storage unit, 11...Data buffer register, 12...
Error check circuit, 13... Location address register dedicated to DMA mode, 14... Location address register dedicated to program mode,
15...Memory control, M...Microprogram control.
Claims (1)
ジスタと記憶部へのリード／ライト制御を行うプ
ログラムモードと、主記憶装置へ直接アクセス可
能なダイレクトメモリアクセスモードとを具備し
た外部記憶装置において、ダイレクトメモリアク
セスモード実行中に中央処理装置が他の処理を実
行可能とするバーストタイミングを指示するバー
ストタイマーと、第１及び第２のロケーシヨンア
ドレスレジスタを設けて、ダイレクトメモリアク
セスモードにおいては、前記第１のロケーシヨン
アドレスレジスタによりメモリのアドレス指定を
行い、プログラムモードにおいては前記第２のロ
ケーシヨンアドレスレジスタによりメモリのアド
レス指定を行い、ダイレクトメモリアクセス実行
中で前記バーストタイマーによるタイミング期間
中に前記中央処理装置よりダイレクトメモリアク
セスモード動作中の外部記憶装置に対してプログ
ラムモードによるリード／ライトを実行すること
を特徴とする高速外部記憶装置。1 In an external storage device equipped with a program mode in which the central processing unit performs read/write control to the internal control registers and storage section of the external storage device, and a direct memory access mode in which the main storage device can be directly accessed, direct memory access is possible. A burst timer for instructing the burst timing to enable the central processing unit to execute other processing during execution of the mode, and first and second location address registers are provided, and in the direct memory access mode, the first location address register is provided. A location address register specifies a memory address, and in a program mode, a memory address is specified by the second location address register, and a direct memory access is executed and the central processing unit A high-speed external storage device characterized by executing read/write operations in a program mode to an external storage device operating in a direct memory access mode.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187901A JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
| EP81306150A EP0055623B1 (en) | 1980-12-29 | 1981-12-24 | Direct memory-access mode for a high-speed memory system |
| DE8181306150T DE3171859D1 (en) | 1980-12-29 | 1981-12-24 | Direct memory-access mode for a high-speed memory system |
| US06/334,927 US4467454A (en) | 1980-12-29 | 1981-12-28 | High-speed external memory system |
| CA000393310A CA1178378A (en) | 1980-12-29 | 1981-12-29 | High-speed external memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187901A JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113162A JPS57113162A (en) | 1982-07-14 |
| JPS6131485B2 true JPS6131485B2 (en) | 1986-07-21 |
Family
ID=16214174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187901A Granted JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4467454A (en) |
| EP (1) | EP0055623B1 (en) |
| JP (1) | JPS57113162A (en) |
| CA (1) | CA1178378A (en) |
| DE (1) | DE3171859D1 (en) |
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- 1981-12-24 EP EP81306150A patent/EP0055623B1/en not_active Expired
- 1981-12-28 US US06/334,927 patent/US4467454A/en not_active Expired - Fee Related
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Also Published As
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