JPS6131897B2 - - Google Patents
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- JPS6131897B2 JPS6131897B2 JP53076842A JP7684278A JPS6131897B2 JP S6131897 B2 JPS6131897 B2 JP S6131897B2 JP 53076842 A JP53076842 A JP 53076842A JP 7684278 A JP7684278 A JP 7684278A JP S6131897 B2 JPS6131897 B2 JP S6131897B2
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- JP
- Japan
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- microcomputer
- flip
- input
- instructions
- instruction
- Prior art date
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- 230000006870 function Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、コンピユータを用いたシステムの開
発時に使用するエミユレータ（コンピユータ開発
用集積回路、以下エバチツプと記す）に関するも
のである。
発時に使用するエミユレータ（コンピユータ開発
用集積回路、以下エバチツプと記す）に関するも
のである。
最近、ROM，RAM，CPUを１チツプ内に収め
た１チツプマイクロコンピユータが多くの産業分
野で使用され始めたが、応用分野が多種に亘る
為、ワンチツプマイクロコンピユータは同一アー
キテクチヤで命令の種類の多少、メモリ容量の大
小等で数種類の製品が用意されるのが通常であ
る。エバチツプはこれら数種類のマイクロコンピ
ユータの有する全ての命令機能を有しており、特
定のマイクロコンピユータを用いてシステムを開
発する場合、そのマイクロコンピユータの代用と
して用いられるものである。そのため経済性、凡
用性、互換性等を考慮して、マイクロコンピユー
タの中で最も大きな機能を有するものに合せて作
られている。
た１チツプマイクロコンピユータが多くの産業分
野で使用され始めたが、応用分野が多種に亘る
為、ワンチツプマイクロコンピユータは同一アー
キテクチヤで命令の種類の多少、メモリ容量の大
小等で数種類の製品が用意されるのが通常であ
る。エバチツプはこれら数種類のマイクロコンピ
ユータの有する全ての命令機能を有しており、特
定のマイクロコンピユータを用いてシステムを開
発する場合、そのマイクロコンピユータの代用と
して用いられるものである。そのため経済性、凡
用性、互換性等を考慮して、マイクロコンピユー
タの中で最も大きな機能を有するものに合せて作
られている。
このことから、マイクロコンピユータを用いて
用途に応じた機能を有するシステムを開発しよう
とするエーザーは１つのエバチツプで、用途に応
じて大きなシステムから小さなシステム迄、同じ
命令系統を持つたアーキテクチヤを理解すれば、
各種のマイクロコンピユータを用いたシステム開
発が可能となつている。
用途に応じた機能を有するシステムを開発しよう
とするエーザーは１つのエバチツプで、用途に応
じて大きなシステムから小さなシステム迄、同じ
命令系統を持つたアーキテクチヤを理解すれば、
各種のマイクロコンピユータを用いたシステム開
発が可能となつている。
ここで、機能的に多種の命令機能を有する上位
機種の命令が命令機能の少ない下位機種の命令を
包含している（この事を命令がサブセツトになつ
ていると言う）同一アーキテクチヤの１チツプマ
イクロコンピユータのシリーズ製品の場合を例に
考えてみる。
機種の命令が命令機能の少ない下位機種の命令を
包含している（この事を命令がサブセツトになつ
ていると言う）同一アーキテクチヤの１チツプマ
イクロコンピユータのシリーズ製品の場合を例に
考えてみる。
今、Ａ，Ｂ，Ｃ，Ｄのマイクロコンピユータシ
リーズ製品と、これらマイクロコンピユータ用エ
バチツプＥの命令のサブセツト関係が、Ｅ＝Ａ＞
Ｂ＞Ｃ＞Ｄであつたとする。つまり、Ａのマイク
ロコンピユータはＢ，Ｃ，Ｄのマイクロコンピユ
ータの命令を包含ており、Ｂのマイクロコンピユ
ータは、Ｃ，Ｄのマイクロコンピユータの命令を
包含し、ＣのマイクロコンピユータはＤのマイク
ロコンピユータの命令を包含ており、これらＡ，
Ｂ，Ｃ，Ｄのマイクロコンピユータシリーズ製品
のエバチツプであるＥは最上位機種即ち、命令数
が最も多いＡの命令数及び機能と同等になつてい
る事を示している。
リーズ製品と、これらマイクロコンピユータ用エ
バチツプＥの命令のサブセツト関係が、Ｅ＝Ａ＞
Ｂ＞Ｃ＞Ｄであつたとする。つまり、Ａのマイク
ロコンピユータはＢ，Ｃ，Ｄのマイクロコンピユ
ータの命令を包含ており、Ｂのマイクロコンピユ
ータは、Ｃ，Ｄのマイクロコンピユータの命令を
包含し、ＣのマイクロコンピユータはＤのマイク
ロコンピユータの命令を包含ており、これらＡ，
Ｂ，Ｃ，Ｄのマイクロコンピユータシリーズ製品
のエバチツプであるＥは最上位機種即ち、命令数
が最も多いＡの命令数及び機能と同等になつてい
る事を示している。
ここでエバチツプＥを用いて、Ｂのマイクロコ
ンピユータを用いたシステムを開発ようとするユ
ーザーは、プログラム開発の段階で誤つてＢのマ
イクロコンピユータには無いＡのマイクロコンピ
ユータの持つ命令でプログラムをしてしまつた場
合、エバチツプＥはＡのマイクロコンピユータの
命令機能を全部有している為に、Ａのマイクロコ
ンピユータが持つ命令を使用したプログラムに従
つてマイクロコンピユータシステムが製造されそ
れが集積回路としての製品として完成された時点
で、初めて開発したシステムがＢのマイクロコン
ピユータの命令機能では動作しない事が判明し多
くの製造費用と再開発の時間の無駄が出るという
欠点があつた。
ンピユータを用いたシステムを開発ようとするユ
ーザーは、プログラム開発の段階で誤つてＢのマ
イクロコンピユータには無いＡのマイクロコンピ
ユータの持つ命令でプログラムをしてしまつた場
合、エバチツプＥはＡのマイクロコンピユータの
命令機能を全部有している為に、Ａのマイクロコ
ンピユータが持つ命令を使用したプログラムに従
つてマイクロコンピユータシステムが製造されそ
れが集積回路としての製品として完成された時点
で、初めて開発したシステムがＢのマイクロコン
ピユータの命令機能では動作しない事が判明し多
くの製造費用と再開発の時間の無駄が出るという
欠点があつた。
本発明は、１チツプマイクロコンピユータのシ
リーズ製品の上位機種の命令機能を有するエバチ
ツプ下位機種のマイクロコンピユータエバチツプ
として使用する場合、その下位機種のもつ命令機
能でのみシステムのプログラミングがなされた時
に、正常に動作をすることを保証するコンピユー
タ開発用集積回路を提供することを目的とする。
リーズ製品の上位機種の命令機能を有するエバチ
ツプ下位機種のマイクロコンピユータエバチツプ
として使用する場合、その下位機種のもつ命令機
能でのみシステムのプログラミングがなされた時
に、正常に動作をすることを保証するコンピユー
タ開発用集積回路を提供することを目的とする。
本発明のマイクロコンピユータ開発用集積回路
は、マイクロコンピユータの各種機能もしくはマ
ルチチツプ形式の場合には各種機能の一部の他に
夫々の機種に応じた命令機能を選択するとができ
る選択回路を有するものである。
は、マイクロコンピユータの各種機能もしくはマ
ルチチツプ形式の場合には各種機能の一部の他に
夫々の機種に応じた命令機能を選択するとができ
る選択回路を有するものである。
以下、図面を参照して本発明をより詳細に説明
する。
する。
第１図は本発明のマイクロコンピユータ開発用
集積回路の一実施例であり、マイクロコンピユー
タのシリーズ製品Ａ，Ｂ，Ｃ，ＤのエバチツプＥ
のシステムの一部を示し、Ａ，Ｂ，Ｃ，Ｄのマイ
クロコンピユータのもつ命令のサブセツト関係は
Ｅ＝Ａ＞Ｂ＞Ｃ＞Ｄとする。Ｔはテスト端子を示
し、エバチツプを検査する為に使用れる端子で通
常は“０”レベルに接続される。Ａ，Ｂ，
Ｃは入力ポートであり、信号線IPは入力ポートＩ
A，ＩB，ＩCを通して外部信号（例えば、キーボ
ード等の入力信号）をエバチツプ内の所定のレジ
スタ、バツフア等に入力するための信号線として
使用され、エバチツプ内の所定の回路に接続され
る。一方、入力ポートＩA，ＩB，ＩCはANDゲー
トＧA，ＧB，ＧCの夫々の入力端子に接続され、
ANDゲートＧA，ＧB，ＧCの各々の他の入力端子
にはテスト端子Ｔが接続される。更に、ANDゲ
ートＧAはフリツプ・フロツプＦA及びORゲート
ＯB，ＯCに接続され、ANDゲートＧB，ＣCに回
路れ、ANDゲートＧCはORゲートＯCに接続され
る。ORゲートＯB，ＯCは夫々対応するフリツ
プ・フロツプＦB，ＦCに接続され、フリツプ・フ
ロツプＦA，ＦBはシステムリセツト信号Ｒによつ
てリセツトされる。これら、フリツプ・フロツプ
ＦA，ＦB，ＦCの出力はインストラクシヨンデコ
ーダIDに接続されており、下記の通りである。
集積回路の一実施例であり、マイクロコンピユー
タのシリーズ製品Ａ，Ｂ，Ｃ，ＤのエバチツプＥ
のシステムの一部を示し、Ａ，Ｂ，Ｃ，Ｄのマイ
クロコンピユータのもつ命令のサブセツト関係は
Ｅ＝Ａ＞Ｂ＞Ｃ＞Ｄとする。Ｔはテスト端子を示
し、エバチツプを検査する為に使用れる端子で通
常は“０”レベルに接続される。Ａ，Ｂ，
Ｃは入力ポートであり、信号線IPは入力ポートＩ
A，ＩB，ＩCを通して外部信号（例えば、キーボ
ード等の入力信号）をエバチツプ内の所定のレジ
スタ、バツフア等に入力するための信号線として
使用され、エバチツプ内の所定の回路に接続され
る。一方、入力ポートＩA，ＩB，ＩCはANDゲー
トＧA，ＧB，ＧCの夫々の入力端子に接続され、
ANDゲートＧA，ＧB，ＧCの各々の他の入力端子
にはテスト端子Ｔが接続される。更に、ANDゲ
ートＧAはフリツプ・フロツプＦA及びORゲート
ＯB，ＯCに接続され、ANDゲートＧB，ＣCに回
路れ、ANDゲートＧCはORゲートＯCに接続され
る。ORゲートＯB，ＯCは夫々対応するフリツ
プ・フロツプＦB，ＦCに接続され、フリツプ・フ
ロツプＦA，ＦBはシステムリセツト信号Ｒによつ
てリセツトされる。これら、フリツプ・フロツプ
ＦA，ＦB，ＦCの出力はインストラクシヨンデコ
ーダIDに接続されており、下記の通りである。
・ ＦCはマイクロコンピユータＤに無くてマイ
クロコンピユータＣに有る命令群のインストラ
クシヨンデコーダゲートDCに接続されてい
る。
クロコンピユータＣに有る命令群のインストラ
クシヨンデコーダゲートDCに接続されてい
る。
・ ＦBはマイクロコンピユータＣに無くてマイ
クロコンピユータＢにある命令群のインストラ
クシヨンデコーダゲートDBに接続れている。
クロコンピユータＢにある命令群のインストラ
クシヨンデコーダゲートDBに接続れている。
・ ＦAはマイクロコンピユータＢに無くてマイ
クロコンピユータＡにある命令群のインストラ
クシヨンデコーダゲートDAに接続されてい
る。
クロコンピユータＡにある命令群のインストラ
クシヨンデコーダゲートDAに接続されてい
る。
これらフリツプフロツプＦA，ＦB，ＦCのセツ
ト条件は、以下の通りである。すなわち、テスト
端子Ｔと入力ポートＩAから信号が入力される
と、フリツプ・フロツプＦA，ＦB，ＦCには、
ANDゲートＧA，ORゲートＯB，ＯCを通じて信
号が入力されセツトされ、同様にテスト端子Ｔと
入力ポートＩBが入力れると、フリツプ・フロツ
プＦB，ＦCがセツトされ、テスト端子Ｔと入力ポ
ートＩCから信号が入力されると、フリツプ・フ
ロツプＦCのみがセツトされる。
ト条件は、以下の通りである。すなわち、テスト
端子Ｔと入力ポートＩAから信号が入力される
と、フリツプ・フロツプＦA，ＦB，ＦCには、
ANDゲートＧA，ORゲートＯB，ＯCを通じて信
号が入力されセツトされ、同様にテスト端子Ｔと
入力ポートＩBが入力れると、フリツプ・フロツ
プＦB，ＦCがセツトされ、テスト端子Ｔと入力ポ
ートＩCから信号が入力されると、フリツプ・フ
ロツプＦCのみがセツトされる。
ここで、システムリセツト信号Ｒが入つてシス
テムが動き出す時点では、最下位機種のマイクロ
コンピユータＤの持つ命令（インストラクシヨン
デコーダのDDで示される命令群）のみが働いて
いるが必要に応じて、例えばマイクロコンピユー
タＢを使用したい場合、テスト端子Ｔと入力ポー
トＩBに入信号を与え、フリツプ・フロツプＦBお
よびＦCをセツトすればインストラクシヨンデコ
ーダIDのうちDB，DC，DDの部分が能動状態に
なるので、本エバチツプＥはマイクロコンピユー
タＢと等価の働きをする事になる。
テムが動き出す時点では、最下位機種のマイクロ
コンピユータＤの持つ命令（インストラクシヨン
デコーダのDDで示される命令群）のみが働いて
いるが必要に応じて、例えばマイクロコンピユー
タＢを使用したい場合、テスト端子Ｔと入力ポー
トＩBに入信号を与え、フリツプ・フロツプＦBお
よびＦCをセツトすればインストラクシヨンデコ
ーダIDのうちDB，DC，DDの部分が能動状態に
なるので、本エバチツプＥはマイクロコンピユー
タＢと等価の働きをする事になる。
このように、本実施例はインストラクシヨンデ
コーダを機種に応じて４つのブロツク（DA，
DB，，DC，DD）に分割し、目的とする命令機能
を有するブロツクを選択する選択回略を有してい
るので、テスト端子Ｔと入力ポートＩA，ＩB，Ｉ
Cとを適宜動作させることによつて、使用すべき
マイクロコンピユータと同じ命令をエバチツプＥ
に動作可能にできる。このため誤つた命令機能で
システムを開発してしまうということはなく、再
開発に要する時間と労力をなくすことができる。
コーダを機種に応じて４つのブロツク（DA，
DB，，DC，DD）に分割し、目的とする命令機能
を有するブロツクを選択する選択回略を有してい
るので、テスト端子Ｔと入力ポートＩA，ＩB，Ｉ
Cとを適宜動作させることによつて、使用すべき
マイクロコンピユータと同じ命令をエバチツプＥ
に動作可能にできる。このため誤つた命令機能で
システムを開発してしまうということはなく、再
開発に要する時間と労力をなくすことができる。
第２図は本発明の他の実施例である。
本実施例はフリツプ・フロツプＦA′，B′，ＦC′の
出力がインストラクシヨンデコーダID′の対応す
るブロツクＤA′，ＤB′，ＤC′に接続されている。
各ブロツクＤA′，ＤB′，ＤC′，ＤD′は第１図のブ
ロツクDA，DB，DC，DDと同じ機能を持つてい
る。フリツプ・フロツプＦA′，ＦB′，ＦC′のセツ
ト入力端子には夫々フリツプ・フロツプをセツト
する命令を入力する信号線ＳA，ＳB，ＳCが入力
され、これらフリツプ・フロツプＦA′，ＦB′，Ｆ
C′はセツト信号R′でセツトされ初期状態となる。
出力がインストラクシヨンデコーダID′の対応す
るブロツクＤA′，ＤB′，ＤC′に接続されている。
各ブロツクＤA′，ＤB′，ＤC′，ＤD′は第１図のブ
ロツクDA，DB，DC，DDと同じ機能を持つてい
る。フリツプ・フロツプＦA′，ＦB′，ＦC′のセツ
ト入力端子には夫々フリツプ・フロツプをセツト
する命令を入力する信号線ＳA，ＳB，ＳCが入力
され、これらフリツプ・フロツプＦA′，ＦB′，Ｆ
C′はセツト信号R′でセツトされ初期状態となる。
信号線ＳA，ＳB，ＳCからフリツプ・フロツプ
ＦA′，ＦB′，ＦC′に入力される信号は、インスト
ラクシヨンデコーダIDのデコーダブロツクDD′の
部分で解読された信号であり、デコーダブロツク
DD′は夫々のフリツプ・フロツプを指定する命令
を含んでいればよい。この場合、システムセツト
信号Ｒでフリツプ・フロツプＦA，ＦB，ＦCは全
てセツトされるが、命令により自由にフリツプ・
フロツプＦA，ＦB，ＦCをセツト出来るものであ
る。
ＦA′，ＦB′，ＦC′に入力される信号は、インスト
ラクシヨンデコーダIDのデコーダブロツクDD′の
部分で解読された信号であり、デコーダブロツク
DD′は夫々のフリツプ・フロツプを指定する命令
を含んでいればよい。この場合、システムセツト
信号Ｒでフリツプ・フロツプＦA，ＦB，ＦCは全
てセツトされるが、命令により自由にフリツプ・
フロツプＦA，ＦB，ＦCをセツト出来るものであ
る。
かかる第２図の実施例によれば、使用する命令
機能を有するデコーダブロツクを予めプログラム
に組み込んでおけば、このプログラムに応じてデ
コーダブロツクDD′から各フリツプ・フロツプＦ
A′，ＦB′，ＦC′を選択する信号が信号線ＳA，Ｓ
B，ＳCを通して夫々のフリツプ・フロツプに入力
され、必要なデコーダブロツクが選択され、実際
に使用するマイクロコンピユータにはない命令機
能を有するデコーダブロツクを駆動することはな
い。従つて、エバチツプＥを使用してシステムを
開発する場合、実際に使用するマイクロコンピユ
ータの有する命令機能を用いてシステムを確実に
開発することができる。
機能を有するデコーダブロツクを予めプログラム
に組み込んでおけば、このプログラムに応じてデ
コーダブロツクDD′から各フリツプ・フロツプＦ
A′，ＦB′，ＦC′を選択する信号が信号線ＳA，Ｓ
B，ＳCを通して夫々のフリツプ・フロツプに入力
され、必要なデコーダブロツクが選択され、実際
に使用するマイクロコンピユータにはない命令機
能を有するデコーダブロツクを駆動することはな
い。従つて、エバチツプＥを使用してシステムを
開発する場合、実際に使用するマイクロコンピユ
ータの有する命令機能を用いてシステムを確実に
開発することができる。
更に、本発明はこれら実施例にとらわれること
なく、エバチツプ内のインストラクシヨンデコー
ダを命令機種に応じてブロツクに分割し、この単
位ブロツクを選択する選択手段を有するものであ
ればよく、例えば、ORゲートを組み合わせた論
理回路は適宜他の論理ゲート（NANDゲート、
NORゲート等を使用してもよい。
なく、エバチツプ内のインストラクシヨンデコー
ダを命令機種に応じてブロツクに分割し、この単
位ブロツクを選択する選択手段を有するものであ
ればよく、例えば、ORゲートを組み合わせた論
理回路は適宜他の論理ゲート（NANDゲート、
NORゲート等を使用してもよい。
また各インストラクシヨンデコーダの選択はイ
ンストラクシヨンデコーダを不動作にする他にそ
の入力部にゲートを開閉してもよい。
ンストラクシヨンデコーダを不動作にする他にそ
の入力部にゲートを開閉してもよい。
又、フリツプ・フロツプＦA，ＦB，ＦCの構成
において、フリツプ・フロツプＦAの出力をデコ
ーダブロツクDAに入力するとともに、フリツ
プ・フロツプＦB，ＦCのセツト入力端子に入力さ
せ、更にフリツプ・フロツプＦBの出力をデコー
ダブロツクDBに入力するとともに、フリツプ・
フロツプＦCのセツト入力端子に接続し、所謂フ
リツプ・フロツプを各々の出力線で直列に接続す
る構成としてもよい。
において、フリツプ・フロツプＦAの出力をデコ
ーダブロツクDAに入力するとともに、フリツ
プ・フロツプＦB，ＦCのセツト入力端子に入力さ
せ、更にフリツプ・フロツプＦBの出力をデコー
ダブロツクDBに入力するとともに、フリツプ・
フロツプＦCのセツト入力端子に接続し、所謂フ
リツプ・フロツプを各々の出力線で直列に接続す
る構成としてもよい。
更に、エバチツプを用いてシステム設計するマ
イクロコンピユータシリーズの各マイクロコンピ
ユータのもつ命令のサブセツト関係は上記に説明
した上位機種の命令が下位機種の命令を包含する
ものに限らず、他の関係にあつても、要するにマ
イクロコンピユータシリーズの全ての命令をエバ
チツプに備え、その命令を適宜選択し得るように
しておけば、上記実施例と全く同様の動作が可能
なものである。
イクロコンピユータシリーズの各マイクロコンピ
ユータのもつ命令のサブセツト関係は上記に説明
した上位機種の命令が下位機種の命令を包含する
ものに限らず、他の関係にあつても、要するにマ
イクロコンピユータシリーズの全ての命令をエバ
チツプに備え、その命令を適宜選択し得るように
しておけば、上記実施例と全く同様の動作が可能
なものである。
第１図は本発明の一実施例を示すブロツク図、
第２図は更に他の実施例を示すブロツク図であ
る。 ID，ID′……インストラクシヨンデコーダ、
DA，DB，DC，DD，DA′，DB′，DC′，DD′……
デコーダブロツク、ＦA，ＦB，ＦC，ＦA′，ＦB
′，ＦC′……フリツプ・フロツプ、ＯB，ＯC……
ORゲート、ＧA，ＧB，ＧC……ANDゲート、Ｔ
……テスト端子、ＩA，ＩB，ＩC……入力ポー
ト、ＩP……信号線、ＳA，ＳB，ＳC……セツト入
力信号線、Ｒ，R′……リセツト入力信号線。
第２図は更に他の実施例を示すブロツク図であ
る。 ID，ID′……インストラクシヨンデコーダ、
DA，DB，DC，DD，DA′，DB′，DC′，DD′……
デコーダブロツク、ＦA，ＦB，ＦC，ＦA′，ＦB
′，ＦC′……フリツプ・フロツプ、ＯB，ＯC……
ORゲート、ＧA，ＧB，ＧC……ANDゲート、Ｔ
……テスト端子、ＩA，ＩB，ＩC……入力ポー
ト、ＩP……信号線、ＳA，ＳB，ＳC……セツト入
力信号線、Ｒ，R′……リセツト入力信号線。
Claims (1)
- １ 同一アーキテクチヤで構成された複数のマイ
クロコンピユータに対するコンピユータ開発用集
積回路であつて、前記複数のマイクロコンピユー
タのいずれにも共通に使用される共通命令デコー
ダと、第１のマイクロコンピユータにのみ使用さ
れる第１の命令デコーダと、第１および第２のマ
イクロコンピユータにのみ使用される第２の命令
デコーダと少なくとも含み、前記共通命令デコー
ダは常時アクセス可とし、前記第１の命令デコー
ダは前記第１のマイクロコンピユータに対しての
みアクセス可とし、前記第２の命令デコーダは前
記第１および第２のマイクロコンピユータに対し
て共にアクセス可となるように選択することを特
徴とするコンピユータ開発用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7684278A JPS553093A (en) | 1978-06-23 | 1978-06-23 | Integrated circuit for development of computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7684278A JPS553093A (en) | 1978-06-23 | 1978-06-23 | Integrated circuit for development of computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553093A JPS553093A (en) | 1980-01-10 |
| JPS6131897B2 true JPS6131897B2 (ja) | 1986-07-23 |
Family
ID=13616912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7684278A Granted JPS553093A (en) | 1978-06-23 | 1978-06-23 | Integrated circuit for development of computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS553093A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835647A (ja) * | 1981-08-27 | 1983-03-02 | Nec Corp | マイクロコンピユ−タの評価装置 |
| JP2659147B2 (ja) * | 1991-04-15 | 1997-09-30 | 三洋電機株式会社 | 評価用マイクロコンピュータ |
-
1978
- 1978-06-23 JP JP7684278A patent/JPS553093A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS553093A (en) | 1980-01-10 |
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