JPS6132701B2 - - Google Patents
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- JPS6132701B2 JPS6132701B2 JP56048559A JP4855981A JPS6132701B2 JP S6132701 B2 JPS6132701 B2 JP S6132701B2 JP 56048559 A JP56048559 A JP 56048559A JP 4855981 A JP4855981 A JP 4855981A JP S6132701 B2 JPS6132701 B2 JP S6132701B2
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- interrupt processing
- interrupt
- retry
- processing
- flag
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機システム等における割込
み処理中のリトライ制御方式に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a retry control method during interrupt processing in a computer system or the like.
一般に電子計算機システム等において、データ
処理中に、記憶装置へのアクセス等において発生
するエラー、例えばパリテイエラー等が検出され
ると再アクセス（リトライ）を行なう機能があ
る。しかし、割込みレベル（種別）を設けて、複
数の処理をオンライン（実時間）上で制御されて
いる様な場合に、ある割込みが実行中の処理中に
発生すると、その実行中の処理を中断して割込み
処理が行なわれ、その割込み処理中にプログラム
的エラーやハード障害によるエラーが発生する
と、該割込み処理中にさらにエラー発生による割
込み（この処理を以後割込処理リトライと称す
る）が加わることにより、先の中断情報が破壊さ
れるといつたことが発生するため、中断点復帰が
できない。従つて割込み処理中にさらにハード障
害等によるエラー割込みが発生した場合にはシス
テム障害（即ちシステムダウン）として扱うのが
一般的である。しかし、かかる方式であると割込
み処理中におけるエラー発生は全てシステム障害
となり障害の程度、エラーの内容によつてはリト
ライ処理により救済できるものまで切落すことに
なる。 2. Description of the Related Art Computer systems generally have a function of re-accessing (retrying) when an error such as a parity error is detected that occurs in accessing a storage device during data processing. However, in cases where interrupt levels (types) are set and multiple processes are controlled online (in real time), if an interrupt occurs during a process that is currently being executed, the process that is currently being executed is interrupted. If an error occurs due to a program error or hardware failure during the interrupt processing, an additional interrupt due to the error occurrence (this processing is hereinafter referred to as interrupt processing retry) may be added during the interrupt processing. As a result, the previous interruption information is destroyed and the above occurs, making it impossible to return to the interruption point. Therefore, if an error interrupt occurs due to a hardware failure or the like during interrupt processing, it is generally treated as a system failure (ie, system down). However, with such a system, any error that occurs during interrupt processing becomes a system failure, and depending on the extent of the failure and the content of the error, it may be possible to recover through retry processing.
本発明の目的は、この割込処理中のエラー発生
時、リトライ処理を可能とし、該割込み処理を有
効として割込み前の中断復帰を可能とするリトラ
イ制御方式を提供することにある。 An object of the present invention is to provide a retry control method that enables retry processing when an error occurs during interrupt processing, enables the interrupt processing, and enables recovery from interruption before the interrupt.
上記目的を達成するために、本発明は、データ
処理等におけるプログラム命令実行中に割込処理
の発生するシステムにおいて、前記割込処理中に
おけるエラー発生時、該エラー検出処理を可能と
し割込処理リトライを許容とする第１のフラグ
と、前記割込処理終了後に再開すべきアドレスの
破壊を防止する第２のフラグを設け、前記第１の
フラグが設定されているときの割込処理リトライ
は前記割込処理と同様の処理を行ない、第２のフ
ラグが設定されているときの割込処理リトライは
記憶装置への書き込みを禁止することを特徴とす
る。 In order to achieve the above object, the present invention enables error detection processing when an error occurs during the interrupt processing in a system in which interrupt processing occurs during execution of a program instruction in data processing, etc. A first flag that allows retrying and a second flag that prevents destruction of the address to be restarted after the interrupt processing is completed are provided, and when the first flag is set, interrupt processing retry is performed. The present invention is characterized in that processing similar to the above-mentioned interrupt processing is performed, and when retrying the interrupt processing when the second flag is set, writing to the storage device is prohibited.
以下、本発明を実施例によつて詳細に説明す
る。 Hereinafter, the present invention will be explained in detail with reference to Examples.
第１図は本発明のリトライ制御方式の割込み処
理の説明図である。図において、CPUは処理装
置側、MEMは主記憶装置側を示し、１００，１
０１，１１２は通常の処理装置の処理で特に１命
令ステツプ毎に番号を付与したものである。ここ
で、１０３が命令ステツプ１０１に割込処理があ
つたことを示し、実際には命令ステツプ１０１中
のどこで割込みがかかつてもその割込処理はハー
ドエラーを除き、その命令の実行後に開始される
ことを示している。この割込は例えば入出力装置
Ｉ／Ｏからの作業終了報告など良く知られている
ものである。１０５は割込処理、１０４，１０８
は割込処理中でのエラー検出を示す。１０６，１
０９はエラー検出１０４，１０８にともなう割込
処理のリトライ開始（再割込処理）、１０７，１
１０は割込処理リトライを示す。１１１は割込処
理終了後の割込解析プログラムの開始を示す。１
１３，１１４，１１５，１１６，１１７はプログ
ラム命令が実行される時の命令アドレスレジスタ
を示し、通称現プログラム状態語PSW
（Program Status Word）６の一つのレジスタで
ある。このレジスタ内容は命令ステツプ毎にアド
レス更新され、主記憶装置からの命令語読出し実
行の指標となるものである。１１８〜１２７中の
１１８，１２０，１２２，１２４，１２６は割込
処理等が発生した際、現プログラム状態語PSW
を書き変えるために保持される。新プログラム状
態語NPSW（New PSW）、１１９，１２１，１
２３，１２５，１２７は割込処理から中継点復帰
のための命令アドレス等が格納される。旧プログ
ラム状態語OPSW（Old PSW）であり、この
NPSW，OPSWいずれも主記憶装置MEMの固定
エリアに備えられている。尚NPSW，OPSWは割
込み種別（レベル）毎に複数面備えられている
が、本発明の割込制御における説明について１つ
の割込処理と１面のNPSW，OPSWで以下説明す
る。従つて割込種別が複数ある場合であつても、
本発明は制限を受けないことはいうまでもない。 FIG. 1 is an explanatory diagram of interrupt processing of the retry control method of the present invention. In the figure, CPU indicates the processing device side, MEM indicates the main storage device side, and 100,1
01 and 112 are numbers given to each instruction step in the processing of a normal processing device. Here, 103 indicates that interrupt processing occurred at instruction step 101, and in reality, no matter where in instruction step 101 an interrupt occurs, the interrupt processing is started after the instruction is executed, except for hard errors. Which indicates that. This interrupt is well known, such as a work completion report from the input/output device I/O. 105 is interrupt processing, 104, 108
indicates error detection during interrupt processing. 106,1
09 is the start of retry of interrupt processing (re-interrupt processing) due to error detection 104, 108, 107, 1
10 indicates an interrupt processing retry. 111 indicates the start of the interrupt analysis program after the interrupt processing is completed. 1
13, 114, 115, 116, and 117 indicate instruction address registers when a program instruction is executed, commonly known as the current program state word PSW.
(Program Status Word) This is one register of 6. The contents of this register are updated for each instruction step, and serve as an index for execution of instruction word reading from the main memory. 118, 120, 122, 124, and 126 among 118 to 127 are current program status words PSW when interrupt processing occurs.
is retained for rewriting. New program status word NPSW (New PSW), 119, 121, 1
23, 125, and 127 store instruction addresses and the like for returning from the interrupt processing to the relay point. This is the old program state word OPSW (Old PSW).
Both NPSW and OPSW are provided in fixed areas of the main memory MEM. Although a plurality of NPSWs and OPSWs are provided for each interrupt type (level), the description of the interrupt control of the present invention will be explained below using one interrupt process and one NPSW and OPSW. Therefore, even if there are multiple interrupt types,
It goes without saying that the present invention is not limited.
以上、処理構成のもとに、今、データ処理中即
ち命令実行中１００，１０１に入出力装置等から
の割込１０３があると、PSWをOPSWに退避し
NPSWの命令アドレスｂをPSWに設定し割込み
解析処理が開始される。この時、処理中の命令ア
ドレスａから次命令アドレス、例えば１バイト命
令の場合ａ＋１を算出しOPSWにこの次命令アド
レスａ＋１を格納される。そして、割込処理１０
５が実行されることになるが、割込処理中にハー
ド障害等のエラーが発生した時、この割込処理を
リトライさせる方式が考えられる。この割込処理
中の割込処理リトライにおいても先に説明の如
く、割込処理中のPSWをOPSWに格納し、
NPSWの命令アドレスをPSWに格納し処理を行
なう事像が発生する。この割込処理リトライが、
割込処理開始の時点からPSWの変更処理が終つ
ていない段階、即ち図中１３０に示す冷命令アド
レス更新格納（OPSW）の終了していない段階で
は、PSWの内容は割込処理前の次命令アドレス
ａ＋１を指し、割込処理リトライを何回発生して
も割込処理終了後の割込プログラムの開始１１１
は可能である。しかし、割込処理でPSWには既
に割込処理の命令アドレスが格納され、OPSWに
中断点再開アドレス（ａ＋１）が格納１３０され
た後にエラー発１８０が発生すると、従来通常処
理中での割込処理が入つた場合においては、この
再割込によりOPSWの内容がさらに破線１３２で
示す如く変更され、最初の割込み点（中断点）の
アドレスが破壊されてしまい、割込処理後の正常
復帰が不可能となつていた。従つて先に述べたよ
うに割込処理中の割込処理リトライは禁止して、
システム障害発生としてシステムダウンの扱いを
していた。 Based on the above processing configuration, if there is an interrupt 103 from an input/output device, etc. at 100 and 101 during data processing, that is, during instruction execution, PSW is saved to OPSW.
The instruction address b of NPSW is set in PSW, and interrupt analysis processing is started. At this time, the next instruction address, for example a+1 in the case of a 1-byte instruction, is calculated from the instruction address a being processed, and this next instruction address a+1 is stored in the OPSW. And interrupt processing 10
5 will be executed, but when an error such as a hardware failure occurs during interrupt processing, a method can be considered in which this interrupt processing is retried. In the interrupt processing retry during this interrupt processing, as explained earlier, the PSW during the interrupt processing is stored in the OPSW,
An event occurs in which the instruction address of NPSW is stored in PSW and processing is performed. This interrupt processing retry is
At the stage where the PSW change processing has not been completed since the start of interrupt processing, that is, at the stage where the cold instruction address update storage (OPSW) shown at 130 in the figure has not been completed, the contents of the PSW are changed to the next one before the interrupt processing. Points to instruction address a+1 and starts the interrupt program after interrupt processing is completed no matter how many times the interrupt processing is retried 111
is possible. However, if the instruction address for interrupt processing has already been stored in the PSW during interrupt processing, and an error occurs 180 after the interruption point restart address (a+1) has been stored 130 in OPSW, the interrupt during normal processing If processing is started, the contents of OPSW are further changed as shown by the broken line 132 due to this re-interruption, and the address of the first interrupt point (interruption point) is destroyed, making it impossible to return to normal after interrupt processing. It had become impossible. Therefore, as mentioned earlier, interrupt processing retries are prohibited during interrupt processing, and
The system was treated as a system down as a system failure occurred.
本発明は、この割込処理中の割込処理リトライ
を可能としたものである。 The present invention enables interrupt processing to be retried during this interrupt processing.
その実現方法は、第１図の割込処理開始が、
NPSWの命令アドレスから実行１２８される際に
PSWの命令アドレスをOPSWに格納するまで
は、エラー検出１０４による割込処理リトライを
通常の割込処理と同様に行なわせ、OPSWに格納
（本実施例ではａ＋１をOPSWに設定１３０）後
はエラー検出１０８による割込処理リトライは可
能としても、PSWの命令アドレスをOPSWに格
納１３２させなくしPSWのアドレス変更は
NPSWからの読出しで自由にできることとしたこ
とによる。 The method for realizing this is that the start of the interrupt processing in Figure 1 is
When executed from the NPSW instruction address
Until the instruction address of PSW is stored in OPSW, interrupt processing retry by error detection 104 is performed in the same way as normal interrupt processing, and after storing it in OPSW (in this example, a+1 is set in OPSW 130), an error Even if it is possible to retry interrupt processing by detection 108, it is not possible to store the PSW instruction address in OPSW 132 and change the PSW address.
This is because reading from NPSW can be done freely.
この具体的実施例を第２図の割込処理中のリト
ライタイムチヤートにより説明する。 This specific embodiment will be explained with reference to a retry time chart during interrupt processing shown in FIG.
第２図において、１，１′は通常の処理ステツ
プであり、１は割込処理前、１′は割込処理後の
割込解析プログラムが実行されることを示す。
２，２′はその命令ステツプを示し、２のDR〜Ｗ
は１命令ステツプの処理構成例である。DRは命
令のデコード、Ａ，B1は主記憶装置等へのアド
レス計算や記憶装置へのアクセス要求、B2E1は
命令のオペランドデータ抽出、レジスタの読出し
サイクルE2は演算サイクル、CKはチエツクサイ
クルで演算結果が決定し、Ｗは結果のレジスタへ
の書き込み等である。 In FIG. 2, 1 and 1' are normal processing steps, 1 indicates that the interrupt analysis program is executed before interrupt processing, and 1' indicates that the interrupt analysis program is executed after interrupt processing.
2, 2' indicate the instruction step, and 2's DR~W
is an example of a processing configuration of one instruction step. DR is instruction decoding, A, B 1 is address calculation to main memory etc. and storage access request, B 2 E 1 is instruction operand data extraction, register read cycle E 2 is calculation cycle, CK is The result of the operation is determined in the check cycle, and W is used to write the result to the register.
一命令サイクルでDR〜Ｗまで実行し順次命令
が実行されることになる。３は割込処理の最初の
アドレス計算サイクルＲ、Ｓ（Restore−State）
であり、４は割込原因の表示即ち割込表示Ｒ、
Ｌ／Ｈ（RUPT−LATCH）である。５は本発明
の１つの特徴となる割込りトライフラグＲ、Ｒ、
Ｆ（）（Rupt−Retry−Flag（））であり、
６，１２はハードウエアチエツクによるエラー等
であり７，１３がエラー検出点HMD、８はリト
ライ表示Ｒ、Ｌ（Retry−Latch）、９，１１は次
アドレス計算Ｒ、Ｓ（Restore−State）、１０，
１４はプログラム状態語PSW，OPSW，NPSW
の変更処理、１５は本発明の第２の特徴である割
込処理リトライ中の割込リトライフラグＩ、Ｓ、
Ｆ（）（Inh−Storc−Flag（））、１６は主記
憶装置に対する書込禁止（抑止）状態を示し、１
７はNPSWへの読出用タイミング、１８は割込処
理完了、１９は割込処理リトライ完を示し、２０
はOPSWの設定時間、２１はNPSWの設定時間を
示す。ここで通常処理中に命令ステツプ２の間で
入出力装置等から割込が発生すると、命令ステツ
プ２の終了とともにOPSWに再開（中開点再開）
アドレスの設定するためのアドレス計算を行な
う。この時割込処理中にエラーが発生した場合割
込処理リトライを許容するため割込表示４ととも
に割込リトライフラグ（）５が設定される。そ
して、OPSW２０の書込終了前（即ち現PSWは
割込前の情報が入つている。）にエラー６が発生
した場合は、HMD検出７によりリトライ表示８
が設定されるとともに、OPSWのアドレス計算９
を行なう。そしてOPSWの設定後は割込リトライ
フラグ（）１５をセツトする。このフラグ
（）がセツトされたことにより、主記憶装置の
書込禁止１６の設定を行なう。この割込フラグ
（）が設定された後のエラー１２発生によるエ
ラー検出１３及びアドレス計算１１及びPSW，
OPSW，NPSWの変更処理１４は行なわれるのが
OPSWを書き換えることは書込禁止状態１６にす
るために行なわれない。 The instructions from DR to W are executed in one instruction cycle, and the instructions are executed sequentially. 3 is the first address calculation cycle R, S (Restore-State) of interrupt processing
4 is a display of the cause of the interrupt, that is, an interrupt display R,
L/H (RUPT-LATCH). 5 are interrupt try flags R, R, which are one of the features of the present invention.
F()(Rupt−Retry−Flag()),
6 and 12 are errors caused by hardware check, 7 and 13 are error detection points HMD, 8 is retry display R, L (Retry-Latch), 9 and 11 are next address calculation R, S (Restore-State), 10,
14 are program status words PSW, OPSW, NPSW
15 is the second feature of the present invention, which is the interrupt retry flag I, S, during the interrupt processing retry.
F() (Inh-Storc-Flag()), 16 indicates a write-inhibited (suppressed) state for the main memory, and 1
7 indicates timing for reading to NPSW, 18 indicates completion of interrupt processing, 19 indicates completion of interrupt processing retry, and 20
indicates the OPSW setting time, and 21 indicates the NPSW setting time. If an interrupt occurs from an input/output device, etc. during instruction step 2 during normal processing, the process resumes to OPSW at the end of instruction step 2 (mid-open point restart).
Perform address calculation to set the address. At this time, if an error occurs during interrupt processing, an interrupt retry flag ( ) 5 is set together with an interrupt display 4 to allow retry of the interrupt processing. If error 6 occurs before the writing of OPSW 20 is completed (that is, the current PSW contains information before the interrupt), HMD detection 7 displays retry display 8.
is set, and OPSW address calculation 9
Do the following. After setting OPSW, interrupt retry flag ( ) 15 is set. By setting this flag ( ), write protection 16 of the main storage device is set. After this interrupt flag () is set, error detection 13 due to error 12 occurrence, address calculation 11 and PSW,
OPSW, NPSW change processing 14 is performed
No rewriting of OPSW is done to put it in write-protected state 16.
従つて割込処理中の割込処理リトライは、
OPSWの書き換え前、書き変え後のいずれであつ
ても可能となり、単なる一時的ハード障害の場合
には簡単に救済可能となる。 Therefore, interrupt processing retry during interrupt processing is
This is possible either before or after the OPSW is rewritten, and in the case of a mere temporary hardware failure, it can be easily repaired.
第３図は本発明の割込処理リトライの要部構成
図である。図において、処理装置CPUのPCTLは
処理制御部、MACはメモリアクセス制御部、
PTYCTL割込処理リトライ制御部、RCTLは割
込制御部、F1は割込リトライフラグ（）、F2は
割込リトライフラグ（）である。３１，３２は
記憶装置MEMとMAC間の読出し書込み線、３３
は処理制御部PCTLとMACの間の制御及びデー
タ線、３４は割込制御部RCTLと処理制御部
PCTC間の制御線、３５はエラーFR検出信号
線、３６は割込リトライを許容するリトライ表示
RL線、３７はエラーER検出を許容とする信号
線、３８は割込処理リトライ指示線、３９は割込
処理中あるいは割込処理リトライ中の割込リトラ
イフラグ（）を設定する信号線、４０はメモリ
アクセス制御部へメモリ書込みを禁止するための
メモリ書き込み禁止指示線である。破線で囲んだ
割込処理部Ｒが本発明の構成する要部である。 FIG. 3 is a diagram showing the main part of the interrupt processing retry according to the present invention. In the figure, PCTL of the processing unit CPU is a processing control unit, MAC is a memory access control unit,
PTYCTL is an interrupt processing retry control unit, RCTL is an interrupt control unit, F1 is an interrupt retry flag (), and F2 is an interrupt retry flag (). 31 and 32 are read/write lines between the storage device MEM and MAC; 33
34 is a control and data line between the processing control unit PCTL and MAC, and 34 is the interrupt control unit RCTL and the processing control unit.
Control line between PCTC, 35 is error FR detection signal line, 36 is retry display that allows interrupt retry
RL line, 37 is a signal line that allows error ER detection, 38 is an interrupt processing retry instruction line, 39 is a signal line that sets an interrupt retry flag () during interrupt processing or interrupt processing retry, 40 is a memory write prohibition instruction line for prohibiting memory write to the memory access control unit. The interrupt processing section R surrounded by a broken line is a main component of the present invention.
ここで、割込処理中には、割込リトライを許容
するため割込リトライフラグ（）F1をセツト
する。そこでエラーERが発生すると信号線３７
により割込処理リトライ制御部RTYCTLはエラ
ー検出を許容されるので、割込リトライ処理の指
示３８を割込処理制御部RCTLに出す。この割込
処理制御部RCTLでは、先に説明したように
PSW再開始のアドレス計算を行ない、OPSWへ
の書き変え指示を処理部PCTLへ送り、書き変え
完了をもつて割込リトライフラグ（）F2にセ
ツトする。即ちこの割込リトライフラグ（）
F2の出力（例えば“０”→“１”に変わる）に
よりメモリアクセス制御部MACは主記憶装置へ
の書き込みを禁止する。斯して、OPSWの設定後
は割込処理リトライが、何回発生しても再開命令
のアドレスは破壊されることなく、処理可能とな
る。 Here, during interrupt processing, an interrupt retry flag ( ) F1 is set to allow interrupt retry. If an error ER occurs, the signal line 37
Since the interrupt processing retry control unit RTYCTL is allowed to detect an error, it issues an interrupt retry processing instruction 38 to the interrupt processing control unit RCTL. In this interrupt processing control unit RCTL, as explained earlier,
It calculates the address for restarting the PSW, sends an instruction to rewrite the OPSW to the processing unit PCTL, and sets the interrupt retry flag () F2 when the rewriting is completed. In other words, this interrupt retry flag ()
The memory access control unit MAC prohibits writing to the main memory by the output of F2 (for example, changing from "0" to "1"). In this way, after setting the OPSW, no matter how many times interrupt processing is retried, the address of the restart instruction will not be destroyed and processing will be possible.
もちろん、割込処理リトライをくり返し行なつ
ても正常終了できないエラーの場合には、通常行
なわれている障害検出タイミングのオーバーで異
常を検出しシステム障害とすることはいうまでも
ない。 Of course, in the case of an error in which the interrupt process cannot be terminated normally even after repeated retries, it goes without saying that the abnormality will be detected at a timing exceeding the normal failure detection timing and a system failure will occur.
以上要約すると、一般命令処理中何らかの割込
みが発生し、割込処理に入る時に割込処理中を示
すフラグ（RUPT−RETRY−ELAG）をセツト
する。 In summary, some kind of interrupt occurs during general instruction processing, and when entering the interrupt processing, a flag (RUPT-RETRY-ELAG) indicating that the interrupt processing is in progress is set.
当フラグがオンの場合は割込処理中と判断出来
るので、マシンチエツクが発生したら、その時行
なつていた割込処理を最初からリトライする。 If this flag is on, it can be determined that an interrupt is being processed, so if a machine check occurs, the interrupt processing that was being performed at that time is retried from the beginning.
割込処理のリトライでもNPSWを現PSWにセ
ツトする前にマシンチエツクが発生したか、セツ
ト後にマシンチエツクが発生したかによりリトラ
イの制御が違う。 Even when retrying interrupt processing, the retry control differs depending on whether a machine check occurred before setting the NPSW to the current PSW, or whether a machine check occurred after setting the NPSW to the current PSW.
NPSWロード前では、ノーマルな割込処理のリ
トライを行う。NPSWロード後はSET−LOAD−
PSWEによりセツトされたFLAG（INH STORE
FLAG）によりメモリーに対する格納を禁止して
割込処理のリトライを行う。 Before loading NPSW, retry normal interrupt processing. SET-LOAD- after loading NPSW
FLAG (INH STORE) set by PSWE
FLAG) to disable storage in memory and retry interrupt processing.
以上説明した如く、本発明によれば割込処理中
の割込処理リトライを２つの状態を示す割込リト
ライフラグを２ケ設けることにより可能にし、リ
トライによりエラーが単なる一時的なトラブルに
すぎないような場合の救済が出きる。従つて、シ
ステムの稼動効率を上げ、保守作業の軽減が図れ
るとともに、プログラム開発中でのシステムデバ
ツクにおいても作業性が良く、その適用範囲も広
いものである。 As explained above, according to the present invention, it is possible to retry interrupt processing during interrupt processing by providing two interrupt retry flags that indicate two states, and by retrying, an error is only a temporary trouble. Remedies are available in such cases. Therefore, the operating efficiency of the system can be improved, maintenance work can be reduced, and system debugging during program development can be performed easily and has a wide range of applications.
第１図は本発明のリトライ制御方式の割込処理
の説明図、第２図は本発明の割込処理中のリトラ
イタイムチヤート、第３図は本発明の割込処理リ
トライの要部構成図である。
R.CTL；割込処理制御部、RTYCTC；割込リ
トライ制御部、F1，F2；割込リトライフラグ
（）、（）、PSW；現プログラム状態語、
NPSW；新プログラム状態語、OPSW；旧プログ
ラム状態語。
Fig. 1 is an explanatory diagram of interrupt processing using the retry control method of the present invention, Fig. 2 is a retry time chart during interrupt processing of the present invention, and Fig. 3 is a main part configuration diagram of the interrupt processing retry of the present invention. It is. R.CTL; Interrupt processing control unit, RTYCTC; Interrupt retry control unit, F 1 , F 2 ; Interrupt retry flag (), (), PSW; Current program status word,
NPSW: New program state word, OPSW: Old program state word.
Claims (1)
に割込処理の発生するシステムにおいて、前記割
込処理中におけるエラー発生時、該エラー検出処
理を可能とし割込処理リトライを許容とする第１
のフラグと、前記割込処理終了後に再開すべきア
ドレスの破壊を防止する第２のフラグを設け、前
記第１のフラグが設定されているときの割込処理
リトライは前記割込処理と同様の処理を行ない、
第２のフラグが設定されているときの割込処理リ
トライは記憶装置への書き込みを禁止することを
特徴とする割込処理リトライ制御方式。1. In a system in which interrupt processing occurs during the execution of program instructions in data processing, etc., when an error occurs during the interrupt processing, the first system enables the error detection processing and allows interrupt processing retry.
and a second flag that prevents destruction of the address to be resumed after the interrupt processing is completed, and when the first flag is set, the interrupt processing retry is performed in the same way as the interrupt processing. process,
An interrupt processing retry control method characterized in that an interrupt processing retry when a second flag is set prohibits writing to a storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048559A JPS57164342A (en) | 1981-03-31 | 1981-03-31 | Interruption processing retrial control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048559A JPS57164342A (en) | 1981-03-31 | 1981-03-31 | Interruption processing retrial control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164342A JPS57164342A (en) | 1982-10-08 |
| JPS6132701B2 true JPS6132701B2 (en) | 1986-07-29 |
Family
ID=12806733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048559A Granted JPS57164342A (en) | 1981-03-31 | 1981-03-31 | Interruption processing retrial control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164342A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11372712B2 (en) | 2018-11-26 | 2022-06-28 | Fujitsu Limited | Processing device and method of controlling processing device |
-
1981
- 1981-03-31 JP JP56048559A patent/JPS57164342A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11372712B2 (en) | 2018-11-26 | 2022-06-28 | Fujitsu Limited | Processing device and method of controlling processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164342A (en) | 1982-10-08 |
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