JPS6132707B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は欠陥メモリ・ロケーシヨンを代替メモ
リ・ユニツトのメモリ・ロケーシヨンで論理的に
置き換えるようにしたデイジタル・データ・メモ
リ・システムに関し、更に詳細にいえば、代替メ
モリ・ユニツト内の割当てられる補助メモリ・ロ
ケーシヨンの数を最小にし且つ関連するエラー補
正システムで補正できない型のエラーなしにメイ
ン・メモリから読取りうるデータ量を最大にする
ようにメイン・メモリの欠陥メモリ・ロケーシヨ
ンを選択的に置き換えるようにしたメモリ・シス
テムに関する。

例えば米国特許第3436734号、米国特許第
3331058号に示されるように、欠陥メモリ・ロケ
ーシヨンを有するメモリ・ユニツトを使用可能な
メモリとして利用できるようにしたメモリ・シス
テムが種々提案されている。

１つの簡単な従来の方法は欠陥を含むアドレス
可能なメモリ・ロケーシヨンを単にバイパスする
ためのメモリ・アドレス手段を設けるものであ
る。他の方法としては、メイン・メモリの欠陥ロ
ケーシヨンに記憶されるデータを補助メモリに記
憶するものがある。いつ欠陥ロケーシヨンがアド
レスされるかを識別するための回路が設けられ、
欠陥ロケーシヨンにデータが入れられるときこの
データは補助メモリに記憶され、欠陥ロケーシヨ
ンの読取りが行なわれるときは代わりに補助メモ
リのデータが読取られる。

また、従来の技術によれば、エラー補正システ
ムによつて記憶データをエラーから保護するもの
がある。即ち、データをメモリに入れるときチエ
ツク・キヤラクタを発生してデータと共に記憶
し、後にデータを読取るとき再びチエツク・キヤ
ラクタを発生し、チエツク・キヤラクタを処理す
ることによつてエラーの存在、エラーの種類及び
エラーの位置を検出し、データをシステムによつ
て更に処理する前にエラーを補正できるようにす
るものである。

メモリに記憶されたデータ・ワードと関連する
チエツク・キヤラクタの数は用いられるECCコ
ードの冪に依存する。一般には、補正されるべき
エラーの種類の数が増えると、チエツク・キヤラ
クタの数も増える。

勿論、チエツク・ビツト又はチエツク・キヤラ
クタはメイン・メモリ内の記憶位置を浪費しシス
テムのデータ記憶効率を下げるから、最外少数の
チエツク・ビツト又はチエツク・キヤラクタを使
用するECCシステムを用いるのが望ましい。ま
た、欠陥ロケーシヨンの代替として設けられる補
助記憶ロケーシヨンの数を最小にするのが望まし
い。更に、欠陥ロケーシヨンを持つとしても、で
きるだけ多数のメイン・メモリ・ユニツトを使用
して、歩留りを高めコストを下げるのが望まし
い。

従つて本発明の目的は、メイン・メモリの欠陥
ロケーシヨンに記憶できないデータを記憶するの
に必要な補助メモリの容量を最小にするようにし
たメモリ・システムを提供することである。

他の目的はシステム・パフオーマンスに影響を
与えることなくメイン・メモリの欠陥ロケーシヨ
ンを論理的に置換するメモリ・システムを提供す
ることである。

本発明は、補正できないエラーを持つ欠陥ロケ
ーシヨンからのデータ・ワードの読取りを回避す
るように、メイン・メモリのどの欠陥ロケーシヨ
ンを補助メモリの良好ロケーシヨンと論理的に置
換するかを選択的に制御するための手段を設ける
ことによつて、メイン・メモリの欠陥ロケーシヨ
ンの数及び位置に応じてメモリ・システムを最適
化できるようにした、欠陥ロケーシヨンを有する
メイン・メモリを用いたメモリ・システムを提供
するものである。

次に図面を参照して本発明の良好な実施例を説
明する。第１図は本発明によるメモリ・システム
を実施したデータ処理システムのブロツク図であ
り、ホスト・データ処理装置（CPU）１０、メ
イン・メモリ１１、２次メモリ１３を有する。メ
モリ入力データ・バス１４はCPU１０から２次
メモリ１３を介してメイン・メモリ１１へ延び、
メモリ出力データ・バス１５はメイン・メモリ１
１から２次メモリ１３を介してCPU１０へ延
び、アドレス・バス２０はCPU１０から２次メ
モリ１３、メイン・メモリ１１へ延び、制御バス
２１はCPU１０から２次メモリ１３へ延びてこ
れに制御データを与える。入力バス１４と出力バ
ス１５にはエラー補正システム（ECCシステ
ム）２２が組合わされ、CPU１０とメイン・メ
モリ１１との間で転送される各データ・ワード毎
にエラー補正用チエツク・キヤラクタを発生する
ように働く。ECCシステム２２は欠陥メモリ・
ロケーシヨン又は何らかの正当な技術的理由のた
めに生じるランダム・エラーの結果として生じる
所定の型のエラーを補正する。

本発明の実施例は第２図に示されるように、
128個のデータ・ビツト位置及び16個のチエツ
ク・ビツト位置（ECC）の計144個のビツト位置
を有するデータ・ワードを用いる。データ・バス
１４，１５は144ビツト幅であるものとする。ま
た、メイン・メモリ１１は64²K（Ｋ＝1024）の
データ・ワードを記憶するものとする。

メイン・メモリ１１は第１Ａ図に示されるよう
に、夫々64Kビツトのメモリ・セルを含むチツプ
を144ビツト・ワードの各ビツト位置毎に64個配
列したアレイからなる。メイン・メモリは従つて
144ビツトのデータ・ワードを64²K個記憶する。
アドレス・バス２０は64²Kのワード・ロケーシ
ヨンの１つを指定するため22ビツト幅である。メ
イン・メモリは種々のパターンのエラーを持ちや
すく、そのいくつかが第３Ａ図〜第３Ｃ図に示さ
れている。第３Ａ図はビツト位置２７と関連する
１つの64Kビツト・チツプ３の全部が欠陥の場
合、第３Ｂ図はビツト位置２５，２７と関連する
２つのチツプ１，３が欠陥を有しチツプ１では１
〜２５６のビツト・セル・ロケーシヨンに欠陥が
ある場合、第３Ｃ図は更にビツト位置２８と関連
するチツプ４のビツト・セル・ロケーシヨン３，
４，２５７〜５１２に欠陥を持つ場合である。

第４図の破線で囲まれた部分２９は置換ユニツ
トとも呼ばれる36個の同じ代替データ・メモリ・
セクシヨンのうちの１つである。即ち、置換ユニ
ツト２９は144ビツト・データ・ワードの４ビツ
ト毎に１つずつ設けられる。各セクシヨンは２つ
の代替メモリ３１，３２を有する。CPU１０か
らのメモリ入力バス１４の４本の線と代替メモリ
３１，３２との間に入力マルチプレクサ即ち書込
みマルチプレクサ３３が配置され、メイン・メモ
リ３０及び代替メモリ３１，３２の出力とCPU
１０へのメモリ出力バス１５の４本の線との間に
出力マルチプレクサ３４が接続されている。アド
レス・バス２０はメイン・メモリ３０及び選択制
御ユニツト３６に接続される。選択制御ユニツト
３６はCPU１０から制御バス２１を受取る。選
択制御ユニツト３６の出力制御線３９Ａ〜３９Ｄ
は代替メモリ３１，３２及びマルチプレクサ３
３，３４へ延びている。選択制御ユニツト３６は
メイン・メモリ３０の欠陥ビツト・セルを置換す
るように代替メモリ・ユニツト３１，３２のメモ
リ・ロケーシヨンをアドレスするように働く。

144ビツトよりなるデータ・ワードは、各ビツ
トが欠陥依存性のない形で、即ち144個の64Kビ
ツト・チツプの異なるチツプに１ビツトずつ記憶
される。従つて、仮に１つの64Kビツト・チツプ
が完全に動作しないとしても、64K個のワードの
各ワードの１ビツトが影響受けるだけであり、こ
の欠陥チツプは代替メモリ３１又は３２の別の
64Kチツプでそつくり置換しうる。

このような構成の場合、22ビツト・アドレスの
うちの16ビツトは各チツプに与えられ、各チツプ
上の同じビツト・セルを選択するように働く。説
明のためチツプが256行×256列のマトリクスから
なるものとすると、８ビツト・バイトで256行の
１つ、別の８ビツト・バイトで256列の１つを指
定すれば、16ビツトで特定の行列の交点の１ビツ
ト・セルを選択できる。データ・ワードの各ビツ
ト位置と関連する64個のチツプの１つを選択する
ために残りの６ビツトが用いられる。各代替デー
タ・メモリ・セクシヨン２９の入力及び出力マル
チプレクサ３３，３４は４ビツト幅である。前に
述べたように、第４図に示されるような置換ユニ
ツト２９が36個あり、従つて入力バス１４及び出
力バス１５は夫々４ビツト線を含む36個のビツト
線グループからなつていると考えることができ
る。

通常の動作では、144ビツト・ワードは入力バ
ス１４によりCPUからメイン・メモリへ転送さ
れ、アドレス・バス２０の22ビツト・アドレスに
より指定されるロケーシヨンに記憶される。メイ
ン・メモリ３０からのデータの転送は、アドレ
ス・バス２０に22ビツト・アドレスを与え、144
ビツトを各置換ユニツト２９の出力マルチプレク
サ３４を介して出力バス１５に転送することによ
つて達成される。

要するに、22ビツト・アドレスの６ビツトは64
個のチツプの１つを選択するのに用いられ、残り
の16ビツトは選択された144個のチツプの同じセ
ルを実際にアドレスする。メイン・メモリのアド
レスされたロケーシヨンが欠陥セル・ロケーシヨ
ンを含まないことが示された場合は置換ユニツト
２９のメモリは作動されない。

次に、第５図を参照して代表的置換について説
明する。選択制御ユニツト３６（第４図）はイン
デツクス・ユニツト５０（第５図）を有し、これ
は２つの入力アドレス・バス５１，５２及び制御
入力バス２１を有する。入力アドレス・バス５
１，５２は夫々６ビツトのバスであり、アドレ
ス・バス２０の22ビツト・アドレスの一部から得
られる。インデツクス・ユニツト５０の機能は代
替メモリ・ユニツト３１，３２に対するアドレス
を発生すると共に各置換ユニツト２９の動作モー
ド又は制御モードを定める制御形式の信号を各置
換ユニツトへ供給することである。インデツク
ス・ユニツト５０はアドレス・データの一部及び
制御データを記憶できる書込み可能なメモリより
なる。インデツクス・ユニツトの大きさは種々の
パラメータ例えばメイン・メモリの大きさ、信頼
性、メイン・メモリの欠陥の量、置換されるべき
欠陥の大きさのようなパラメータに依存する。例
示実施例では、置換される最小の欠陥メモリ領域
即ち置換される単位領域は1024ビツトのセル即ち
１つのチツプの４列のセル（４×256）である。
インデツクス・ユニツトは２つの4K×８ビツト
のメモリ・モジユールよりなる。各メモリ・モジ
ユールには12ビツトのアドレスが与えられ、イン
デツクス・ユニツト５０から16ビツトの出力が発
生される。インデツクス・ユニツト５０への入力
バス５１，５２は夫々６ビツトであり、出力は16
ビツトである。出力16ビツトのうちの14ビツトは
第６図に示される種々のフイールドＥ〜Ｋのため
に用いられる。フイールドＥは後述するように代
替メモリ３１，３２に対するアドレスの一部にな
る。

第５図に示される代替データ・メモリ・ユニツ
ト３１は４つのチツプ６１〜６４を有する。メモ
リ・ユニツト３１，３２はデータ・ワードのビツ
ト位置２５〜２８のための置換を与え、ビツト位
置２５〜２８と関連するメイン・メモリ・チツプ
の種々の欠陥領域を置換するのに用いられる。

欠陥メモリ・セルのロケーシヨンは制御信号バ
ス２１を介してCPU１０からインデツクス・ユ
ニツト５０に供給されるが、後述するように、必
ずしもメイン・メモリにおけるすべての欠陥セ
ル・ロケーシヨンを含まない。インデツクス・ユ
ニツト５０には代替データ・メモリ・ユニツト３
１，３２に予備領域が設けられているメイン・メ
モリ３０内に欠陥セルに関する情報のみが記憶さ
れる。メイン・メモリの非欠陥セルと関連するイ
ンデツクス・ユニツト５０内のメモリ・ロケーシ
ヨンにもCPUからデータが供給されるが、この
データは非欠陥ロケーシヨンがアドレスされたと
き置換ユニツトを動作させないようにする。本発
明の基本的概念によれば、メイン・メモリのいく
つかの欠陥メモリ・ロケーシヨンは代替メモリ・
ユニツト３１，３２の対応ロケーシヨンによつて
置換されない。その理由は、置換されない欠陥セ
ルから読取られるデータの妥当性をECCシステ
ムによつて保証するからである。どのセルが置換
されるべきであるかの選択は、ECCシステムの
エラー補正能力、記憶されるデータの性質、デー
タ・ワードに生じるランダム・エラーの確率、ホ
スト・システムに供給される補正不可能なエラー
又は検出されないエラーの重大性、及び各デー
タ・ワード・ロケーシヨンの欠陥分布パターンの
分析を用いる論理演算に基づいてCPU内で行な
われる。

インデツクス・ユニツトに記憶されるデータ
は、メモリ・チエツクを行ない欠陥セルを識別す
るようにプログラムされたCPUによつて供給さ
れる。欠陥は製造時のエラー又はその後現場で生
じるエラーの結果として生じる。

例示実施例の場合メモリ・アドレス・バスは22
本の線からなり、メイン・メモリの64²Kの144ビ
ツト・セルの１つをアドレスできる。しかし置換
されるべき最小領域は1048ビツト・セルよりなる
４列であるから、各置換ユニツト２９のインデツ
クス・ユニツト５０へのアドレスは12ビツト幅で
よい。

説明のため、データ・ワードの144個のビツト
位置が128個のデータ・ビツト位置及び16個の
ECCチエツク・ビツト位置を含み、ECCシステ
ムが２ビツトまでのランダム・エラー又は３ビツ
トまでの連続するバースト・エラーを補正できる
ものとする。１つのチツプの１つの列に欠陥が生
じた場合は1024ビツト・セル単位で置換され、チ
ツプ全体が欠陥を持つ場合はチツプ全体が置換さ
れる必要がある。

上記の想定のもとでは、欠陥セルからの１ビツ
ト・データの補正はECCシステムによつて行な
われるから、１ビツト・セルだけの欠陥は一般に
置換されない。しかし何らかの妥当性ある技術的
理由のために１ビツト・セルが置換されるべきで
あるならば、その１つの欠陥セルを含む４列のグ
ループ全体が置換される。

要するに、選択制御ユニツト３６、具体的には
インデツクス・ユニツト５０の主要な機能はバス
２０のアドレス・データを、代替メモリ・ユニツ
ト３１，３２、及びマルチプレクサ３３，３４の
ためのアドレス信号及びモード制御信号にマツピ
ングすることである。これが行なわれる様子につ
いては次に第５図と関連して説明する。

第５図のハードウエアはインデツクス・ユニツ
ト５０からのｎ個の入力をn²個の出力にデコード
するように働く４つのデコーダ・ブロツク４０Ａ
〜４０Ｄを有する。更に、入力マルチプレクサ３
３、メモリ・ユニツト３１の別々の予備チツプ６
１〜６４、及び読取りセレクタ／出力マルチプレ
クサ３４も示されている。メモリ・ユニツト３２
は第５図に示されていない。

代替メモリ・ユニツト３１の各チツプには16ビ
ツトのアドレス・バスが接続される。各チツプ６
１〜６４は64K個のアドレス可能なメモリ・セル
を有する。この16ビツトのアドレスはメイン・メ
モリ．アドレスの14ビツト及びインデツクス・ユ
ニツト５０からのフイールドＥの２ビツトによつ
てつくられる。

ここで、アドレス・バス２０と関連する種々の
アドレスの関係について説明する。メイン・メモ
リのための22ビツト・アドレスのうちの６ビツト
はデータ・ワードの各ビツト位置と関連する64個
の別々のチツプのうちの１つを選択するために用
いられることは前に述べたとおりである。更に、
８ビツトは選択されたチツプの256列のうちの１
つを選択するのに用いられ、残り８ビツトは選択
されたチツプの256行の１つを選択するのに用い
られ、これにより、ワードの１ビツト位置と関連
するメモリ・セグメントの１ビツト・セルが指定
される。ワードの残りのビツト位置も同様に指定
される。

フイールドＢ及びフイールドＣとして夫々６ビ
ツトずつインデツクス・ユニツト５０に供給され
る12ビツト・アドレスは、64個のチツプの１つを
選択するためにメイン・メモリで用いられる６ビ
ツト（フイールドＣ）と、256列の１つを選択す
るために用いられる８ビツトのうちの６ビツト
（フイールドＢ）とからなる。従つて８ビツト列
アドレスのうちの６ビツトは夫々４列のビツト・
セルよりなる64個のグループの１つを指定する。
各グループの４列はメイン・メモリ内の1024個の
メモリ・セルを表わす。インデツクス・ユニツト
５０は第６図に示されるように4096個のアドレス
可能なロケーシヨンを有する。そして、データ・
ワードの１ビツト位置と関連する64個のチツプの
うちの１つと夫々対応する64のグループのロケー
シヨンがある。従つて各グループは８ビツト列ア
ドレスの６ビツトによつて示される64個の別々の
アドレスを有する。チツプの１列が欠陥の場合は
256のビツト・セルが欠陥であるが、その１つの
欠陥列と関連する４列のグループが置換される。
換言すれば、例えば、メイン・メモリがアドレス
されるときにアドレス・バスの６ビツトによつて
チツプ２１が指定されるとすると、この同じ６ビ
ツトはフイールドＣとしてインデツクス・ユニツ
ト５０に印加され、64個のアドレス・グループの
うちの１つ、即ちアドレス・グループ２１を選択
する。アドレス・グループ２１は64個のメモリ・
ロケーシヨンを有する。メイン・メモリのための
８ビツト列アドレスの上位６ビツト（フイールド
Ｂ）はアドレス・グループ２１の64個のメモリ・
ロケーシヨンのうちのどの１つのメモリ・ロケー
シヨンが読取られるべきであるかを選択する。こ
のインデツクス・メモリ・ロケーシヨンに記憶さ
れた16ビツト・データが第５図に示されるように
夫々のフイールドとして読取られる。２ビツトの
フイールドＥはアドレス・バス２０の14ビツトと
組合わされ、16ビツト・アドレスとして代替メモ
リ３１の予備チツプ６１〜６４に供給される。こ
の16ビツトの予備チツプ・アドレスはメイン・メ
モリ内のアドレスされたビツト・セルと置換され
る選択された予備チツプのビツト・セルを指定す
る。

２ビツトの予備チツプ・アドレスをインデツク
ス・ユニツト５０から供給されるようにすること
により、マツピング・プロセスに高度の融通性が
得られ、従つて欠陥を持つ予備チツプを使用する
ことが可能になり、また合理的に小さな寸法にさ
れたインデツクスを使用することが可能になる。
インデツクスのメモリはメイン・メモリの1/256
の寸法である。

書込みマルチプレクサ３３はデコーダ４０Ａの
出力に応答してデータ・バス１４の１つの入力線
を４つの予備メモリ・チツプ６１〜６４の任意の
ものに接続することができる。通常、入力線２５
は予備チツプ６１へ、入力線２６は予備チツプ６
２へ、入力線２７は予備チツプ６３へ、入力線２
８は予備チツプ６４へ夫々接続される。デコーダ
４０Ａはインデツクス・ユニツト５０の２ビツト
のＦフイールド出力に応答してマルチプレクサ３
３へ４つの出力を与える。入力線と予備チツプの
間の経路指定は１つのビツト位置が最大256K
（４×64K）の予備セルを持つことができるよう
に変えることができる。これはマルチプレクサ３
３による接続制御によつて達成される。

マルチプレクサ３３は代替メモリ・ユニツト３
２（図示せず）の４つの予備チツプと関連する第
２組のスイツチ（図示せず）を含む。これらのス
イツチはデコーダ４０Ｂの出力に応答する。デコ
ーダ４０Ｂは同様に、２ビツトのフイールドＧを
４つの出力線にデコードする。メモリ・ユニツト
３１，３２の予備チツプ６１〜６４はアドレス・
バス２０の一部である読取り／書込み制御線を受
取る。フイールドＤと示されている制御線の機能
はメモリ・ユニツト３１，３２の予備チツプの読
取り及び書込み動作を制御することである。

デコーダ４０ＣはフイールドＨの２入力及びフ
イールドＪの１入力を受取る。フイールドＪの入
力はデコーダ４０Ｃが４つの予備チツプ６１〜６
４のうちの１つを選ぶべきか又は４つの予備チツ
プのすべてがグループとして付勢されるかを決め
るフオーマツト入力である。デコーダ４０Ｄへの
フイールドＩは代替メモリ・ユニツト３２に関し
て同様の機能を与える。

フイールドＫの機能は各代替メモリ・ユニツト
３１，３２について更に制御を与えることであ
る。フイールドＫの一方の線はメモリ・ユニツト
３１がアクテイブかを制御し、他方の線はメモ
リ・ユニツト３２がアクテイブかを制御する。こ
れによれば、両方のメモリ・ユニツト３１，３２
が選択される、いずれか一方が選択される、両方
が選択されない場合の４通りの制御が可能であ
る。これらのフイールドによつて与えられる種々
の制御レベルにより、システムは予備セルの割当
てに大きな融通性を持つことができる。

代替メモリ３１の読取り動作は、読取りセレク
タ／出力マルチプレクサ３４を介してメイン・メ
モリ又は予備メモリを出力バスへ選択的に接続す
る点を除けば、書込み動作と同様である。読取り
選択スイツチ７０Ａ〜７０Ｄはデコーダ４０Ｃの
出力に応答してメイン・メモリ３０又は予備チツ
プ６１〜６４の出力を選択し、スイツチ７１
A′〜７１D′はデコーダ４０Ａの出力に応答して
出力の経路指定機能を行なう。

次にシステムの動作を説明する。メイン・メモ
リの各ワード・アドレスについて診断チエツクが
行なわれ、いくつかのワード・アドレスにおいて
欠陥セルが認められたものとする。説明のため、
メイン・メモリは第１Ａ図のように、144ビツ
ト・ワードの各ビツト位置に64個のチツプを持つ
マトリクス状に配列され、行１〜４のチツプが欠
陥を持つものとする。換言すれば、ワード・アド
レス０〜256K（４×64K）が欠陥セル位置を含
み、256K以上のアドレスが無欠陥であるものと
する。次の説明では、最初の４行のチツプの任意
のビツト位置において認められた欠陥を処理する
ものとし、チツプ位置は行列の表示を用いて表わ
される。例えばチツプ１−１は第１行にあつて、
144ビツトのデータ・ワードのうちの第１ビツト
位置即ち第１ビツト列にあるチツプを示し、チツ
プ２−１１９は第２行にあつて、データ・ワード
のビツト位置１１９に割当てられたチツプを示
す。一例として、ホストCPUにおいて行なわれ
る診断プログラムにより次のチツプが完全に欠陥
品であることが認められたものとする、即ち、チ
ツプ１−１３，１−１４，１−７８，１−１２
２，２−１５，２−７９，３−１６，４−１６，
４−１９，４−２０。

この場合は、最初の64Kのワード・ロケーシヨ
ンの各々がビツト位置１３，１４，７８，１２２
に欠陥を持つことになる。ECCシステムは前に
述べたように、２個までの１ビツト・ランダム・
エラー又は３ビツトまでの連続するバースト・エ
ラーしか補正できないから、これらのロケーシヨ
ンに記憶されるデータ・ワードはECCシステム
では補正できない可能性が高い。エラーはデータ
依存性を有しいくつかのワードは欠陥位置のデー
タの２進値に応じて補正することも可能である
が、システムはすべてのデータ値で動作できなけ
ればならない。従つて、最初の64Kワード・ロケ
ーシヨンに記憶された任意のデータ・ワードを少
なくともECCシステムで補正できるようにする
ためには、ある形式の置換を行なう必要がある。
代替メモリ３１，３２は予備チツプとして働く最
大８個のチツプを有するから、メイン・メモリの
残りの部分のエラー状態に応じて種々のオプシヨ
ンの中から最適に選択しうる。

上記の想定した例では、グループ４の代替デー
タ・メモリ・セクシヨン即ち置換ユニツトに属す
る８個のチツプの内の５個が置換チツプ１−１
３，１−１４，２−１５，３−１６及び４−１６
に割当てることができる。しかし各列１３，１
４，１５，１６の他の63個のチツプのどれかがそ
の全部又は1048セル・セクシヨンにおいて置換さ
れる必要がある場合は、最終割当てを行なう場合
この点を考慮する必要がある。しかしこのシステ
ムはすべてのチツプを置換するように最初決めら
れているものとする。データは次のように各置換
ユニツト２９の選択制御ユニツト３６へ転送され
る。

メイン・メモリの第１行のチツプがアドレスさ
れる度に、インデツクス・ユニツト５０のマツピ
ング・プロセスのため次の動作が行なわれる。列
グループ即ちビツト位置グループ４の置換ユニツ
ト２９に割当てられたビツト位置１３，１４の入
力バス線１４は夫々そのグループの代替メモリ・
ユニツト３１，３２の予備チツプ６１にスイツチ
される必要がある。ビツト位置グループ２０の置
換ユニツト２９に割当てられたビツト位置７８の
入力バス線１４はそのグループの代替メモリ３１
の予備チツプ６１に接続される必要があり、グル
ープ３１に属するビツト位置１２２の入力バス線
はグループ３１の代替メモリ３１の予備チツプ６
１に接続される必要がある。

各置換ユニツトのインデツクス・ユニツト５０
の最初の64個のアドレス可能なロケーシヨンは第
１チツプ行に割当られる。チツプ全体が置換され
るべきであるから、グループ４の置換ユニツトの
インデツクス・ユニツト５０の64個のすべてのロ
ケーシヨンは、マツピング機能を達成するために
マルチプレクサ３３，３４及び代替メモリ３１，
３２に供給されるべき所要の制御信号を表わす同
じデータを含む。同様にグループ２０及び３１の
インデツクス・ユニツト５０の64個のすべてのロ
ケーシヨンはメイン・メモリのこれらの欠陥領域
に対するマツピング機能を達成するのに必要なフ
イールド制御信号を表わすデータを与えられる。
他のグループと関連するインデツクス５０内の対
応する64個のロケーシヨンには、夫々の代替メモ
リにおいて置換が起こらないようにする適当な制
御信号が入れられる。

第２行のチツプについても同様のプロセスが行
なわれる。メイン・メモリの各チツプの部分的な
欠陥状態を表わすデータを種々のインデツクス・
ユニツト５０へ転送する場合は同様のプロセスが
用いられる。

当業者には明らかなように、いくつかの異なつ
た考え方で制御することが可能である。例えば、
ある場合は、できるだけ多数のメイン・メモリ欠
陥ロケーシヨンを代替メモリ・ユニツトで置換す
る方が好ましい場合が起りうる。このような場合
ECCシステムはランダムに生じるエラー又は固
定的に組入れられたエラーを補正する最小限の範
囲で用いられよう。

反対に、ECCシステムによるエラー補正の範
囲を最大限まで高めるならば、メイン・メモリの
欠陥ロケーシヨンの予備メモリの量を最小にしう
る。

また、使用する特定の基準に依存するが、エラ
ーのパターン及びランダム・エラー発生の確率を
考慮した統計に基づけば、補正不可能なエラーな
しにメモリに最大数のデータ・ワードを転送でき
るような制御方式を決定しうる。

マツピング・プロセスに大きな融通性があるか
ら、制御方式の最適設定によつて大きな効果を達
成できる。

【図面の簡単な説明】

第１図は本発明によるメモリ・システムを用い
たデータ処理システムのブロツク図、第１Ａ図は
メイン・メモリのチツプ構成を示す図、第２図は
データ・ワードのフオーマツトを示す図、第３Ａ
図、第３Ｂ図及び第３Ｃ図はメイン・メモリの
種々の欠陥パターンを示す図、第４図は第１図の
メモリ・システムのための置換ユニツトのブロツ
ク図、第５図は第４図の置換ユニツトの詳細図、
第６図は第５図のインデツクスの内容を例示する
図である。 １０……中央処理ユニツト、１１，３０……メ
イン・メモリ、１４……メモリ入力バス、１５…
…メモリ出力バス、２０……メイン・メモリ・ア
ドレス・バス、２９（第４図）……置換データ・
メモリ・セクシヨン、３１，３２……代替メモ
リ・ユニツト、５０（第５図）……インデツク
ス・ユニツト。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理ユニツトと、夫々複数個のビツト位
   置を有する複数のデータ・ワードを、各ビツトが
   欠陥依存性のないメモリ・セルに置かれるように
   記憶するメイン・メモリと、前記メイン・メモリ
   から転送されるデータ・ワードの所定形式のエラ
   ーを補正するエラー補正装置とを有するデータ処
   理システムにして、前記メイン・メモリの欠陥ビ
   ツト・セルを夫々のビツト位置別に置換するため
   の置換メモリ・セクシヨンを設け、前記メイン・
   メモリの各データ・ワード・メモリ・ロケーシヨ
   ンの欠陥ビツト・セルの分布に基づいて、前記メ
   イン・メモリの欠陥ビツト・セルのうち、前記エ
   ラー補正装置によつて補正できるエラーの少なく
   とも一部を除いたエラーを生じる欠陥ビツト・セ
   ルのみを前記置換メモリ・セクシヨンによつて置
   換することを特徴とするデータ処理システム。 ２ 前記置換メモリ・セクシヨンは、夫々所定数
   のデータ・ワード・ビツト位置を含むビツト位置
   グループ毎に設けられ且つ夫々関連のグループの
   ビツト位置毎に複数メモリ・セルのメモリ素子を
   有し、各置換メモリ・セクシヨンはメイン・メモ
   リ・アドレスの所定のビツトによつて、個々にア
   ドレス可能な複数の制御データ・メモリ・ロケー
   シヨンを含む書込み可能なインデツクスを有し、
   各インデツクスは関連の置換メモリ・セクシヨン
   と対応するビツト位置グループのためのメイン・
   メモリ領域内の選択された欠陥ビツト・セルを前
   記メモリ素子の選択されたロケーシヨンと置換す
   るための制御データを含むことを特徴とする特許
   請求の範囲第１項に記載のデータ処理システム。