JPS6134261B2 - - Google Patents
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- JPS6134261B2 JPS6134261B2 JP51010661A JP1066176A JPS6134261B2 JP S6134261 B2 JPS6134261 B2 JP S6134261B2 JP 51010661 A JP51010661 A JP 51010661A JP 1066176 A JP1066176 A JP 1066176A JP S6134261 B2 JPS6134261 B2 JP S6134261B2
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- Japan
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- circuit
- output
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- mos
- power supply
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplitude Modulation (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は単一電源で高速動作を得ることので
きる絶縁ゲート型電界効果トランジスタを用いた
集積回路（MOS−IC）に関する。
きる絶縁ゲート型電界効果トランジスタを用いた
集積回路（MOS−IC）に関する。
従来、MOS−ICは共通の半導体基体上に所要
の回路動作を実現する複数の回路素子から成る電
子回路を設け、外部電源の供給により回路機能を
発揮する。動作速度を高速化するため外部電源と
しては＋5V，＋12V，GND，−２〜−5Vの如く多
数の電源数を要する。しかし乍らMOS−ICの周
辺回路および制御系の電子回路素子は一般に＋
5V−GNDの単一電源で統一化されて居り、MOS
−ICの動作のみに電源を増設せしめることは好
ましいものではない。
の回路動作を実現する複数の回路素子から成る電
子回路を設け、外部電源の供給により回路機能を
発揮する。動作速度を高速化するため外部電源と
しては＋5V，＋12V，GND，−２〜−5Vの如く多
数の電源数を要する。しかし乍らMOS−ICの周
辺回路および制御系の電子回路素子は一般に＋
5V−GNDの単一電源で統一化されて居り、MOS
−ICの動作のみに電源を増設せしめることは好
ましいものではない。
これを一部解決する方法は、先願に係る特願昭
48−16325号明細書に示すように、MOS−IC内部
に外部供給以外の電源を発生せしめることであ
り、この先願発明によれば単一の外部電源の供給
でMOS−IC内部に高電圧源を発生せしめること
ができる。しかし乍らMOS−ICの高速動作には
高電圧源の発生による処理信号振巾の増大のみな
らず、PN接合容量を減少するために基体バイア
ス源を確保することも併せて必要である。
48−16325号明細書に示すように、MOS−IC内部
に外部供給以外の電源を発生せしめることであ
り、この先願発明によれば単一の外部電源の供給
でMOS−IC内部に高電圧源を発生せしめること
ができる。しかし乍らMOS−ICの高速動作には
高電圧源の発生による処理信号振巾の増大のみな
らず、PN接合容量を減少するために基体バイア
ス源を確保することも併せて必要である。
したがつてこの発明の目的は、単一電源で高速
動作を実現するMOS−ICを提供することにあ
る。
動作を実現するMOS−ICを提供することにあ
る。
この発明の他の目的はMOS−ICの内部に基体
バイアス源を収納した集積回路を提供することに
ある。
バイアス源を収納した集積回路を提供することに
ある。
この発明によれば、外部電源の供給により所定
の回路機能を実現する絶縁ゲート型電界効果トラ
ンジスタ（MOS−FET）を用いた電子回路を共
通の半導体基体に設けた集積回路において、前記
半導体基体に前記外部電源の供給により発振し、
第１のクロツクおよびこれと逆相の第２のクロツ
クを発生する自励発振回路と、該発振回路の第１
クロツクおよび第２のクロツクを入力としてゲー
ト電極に受ける２個のチヤージポンプ型素子と、
該チヤージポンプ型素子の出力領域を共通化し前
記外部電源および前記電子回路の基準端子、即ち
GNDに導電結合せしめたMOS−ICが得られる。
ここで、MOS−ICの共通の半導体基体は外部電
源との直接の導電結合がなく、チヤージポンプ型
素子の発生電源が基体バイアス源となる。チヤー
ジポンプ型素子としては特願昭48−30820号明細
書に示すようにチヤネル領域中に半導体基体と同
一導電型の高濃度領域を設けた構造が好ましく、
かかる構造によればチヤネル形成の閾値が増大し
ているため基体バイアス源としての効率を一層高
めることができる。
の回路機能を実現する絶縁ゲート型電界効果トラ
ンジスタ（MOS−FET）を用いた電子回路を共
通の半導体基体に設けた集積回路において、前記
半導体基体に前記外部電源の供給により発振し、
第１のクロツクおよびこれと逆相の第２のクロツ
クを発生する自励発振回路と、該発振回路の第１
クロツクおよび第２のクロツクを入力としてゲー
ト電極に受ける２個のチヤージポンプ型素子と、
該チヤージポンプ型素子の出力領域を共通化し前
記外部電源および前記電子回路の基準端子、即ち
GNDに導電結合せしめたMOS−ICが得られる。
ここで、MOS−ICの共通の半導体基体は外部電
源との直接の導電結合がなく、チヤージポンプ型
素子の発生電源が基体バイアス源となる。チヤー
ジポンプ型素子としては特願昭48−30820号明細
書に示すようにチヤネル領域中に半導体基体と同
一導電型の高濃度領域を設けた構造が好ましく、
かかる構造によればチヤネル形成の閾値が増大し
ているため基体バイアス源としての効率を一層高
めることができる。
この発明のMOS−ICは本来の信号処理のため
の回路機能のほかに基体バイアス源を含み、外部
電源の印加で電源の電圧安定性の優れたバイアス
が発生してPN接合容量を減少するため、回路動
作を高速で安定に実行することができる。したが
つて従来の基体バイアス源を外部に求めたMOS
−ICと同様の高速動作を単一電源で実現するこ
とができる。
の回路機能のほかに基体バイアス源を含み、外部
電源の印加で電源の電圧安定性の優れたバイアス
が発生してPN接合容量を減少するため、回路動
作を高速で安定に実行することができる。したが
つて従来の基体バイアス源を外部に求めたMOS
−ICと同様の高速動作を単一電源で実現するこ
とができる。
次にこの発明の特徴をより良く理解するため、
この発明の実施例につき図を用いて説明する。
この発明の実施例につき図を用いて説明する。
第１図はこの発明の一実施例のブロツク図であ
る。この実施例はMOS−ICの外部から＋5Vの直
流電源Vccを供給し、入力信号inを出力信号outに
所定の回路機能を経て導出する。MOS−ICの内
部には基準端子GNDに対して＋5Vの電源Vccの
供給で約1MHzの互いに逆相の短形波出力φ，
を発生する自励発振回路Ａと、短形波出力φ，
の到来で約−3Vの直流基体バイアスを発生する
チヤージポンプ型素子を用いた基体バイアス源回
路Ｂと、所定の回路動作を行う機能回路Ｃとを有
する。基体バイアス源回路Ｂは出力バイアスＶSB
を自励発振回路Ａと機能回路Ｃとに供給し、自励
発振回路からの出力φ、の低レベルを実質的に
基体バイアスＶSBにまで下降して振巾値を増大し
チヤージポンプ効果を高める。又、基体バイアス
ＶSBの機能回路への効果は、この回路内での高速
動作を保障する。
る。この実施例はMOS−ICの外部から＋5Vの直
流電源Vccを供給し、入力信号inを出力信号outに
所定の回路機能を経て導出する。MOS−ICの内
部には基準端子GNDに対して＋5Vの電源Vccの
供給で約1MHzの互いに逆相の短形波出力φ，
を発生する自励発振回路Ａと、短形波出力φ，
の到来で約−3Vの直流基体バイアスを発生する
チヤージポンプ型素子を用いた基体バイアス源回
路Ｂと、所定の回路動作を行う機能回路Ｃとを有
する。基体バイアス源回路Ｂは出力バイアスＶSB
を自励発振回路Ａと機能回路Ｃとに供給し、自励
発振回路からの出力φ、の低レベルを実質的に
基体バイアスＶSBにまで下降して振巾値を増大し
チヤージポンプ効果を高める。又、基体バイアス
ＶSBの機能回路への効果は、この回路内での高速
動作を保障する。
第２図は第１図の実施例の自励発振回路の回路
図である。この回路は図に示す如くリングオシレ
ター回路を形成し、リングオシレター回路を形成
し、リングオシレターＲ・OSCからの−出力φ
と逆相出力とをそれぞれ増巾部BF１，BF２を
経て導出する。リングオシレタＲ・OSC及び増
巾部BF１，BF２の初段のインバータの駆動用ト
ランジスタのソースは全て基準端子GNDに接続
し、増巾部BF１，BF２の出力段の駆動用トラン
ジスタQ01，Q02のソースは基体バイアスＶSBに
結合する。これによつて短形波出力φ，の振巾
は基体バイアスの発生と共に増大する。
図である。この回路は図に示す如くリングオシレ
ター回路を形成し、リングオシレター回路を形成
し、リングオシレターＲ・OSCからの−出力φ
と逆相出力とをそれぞれ増巾部BF１，BF２を
経て導出する。リングオシレタＲ・OSC及び増
巾部BF１，BF２の初段のインバータの駆動用ト
ランジスタのソースは全て基準端子GNDに接続
し、増巾部BF１，BF２の出力段の駆動用トラン
ジスタQ01，Q02のソースは基体バイアスＶSBに
結合する。これによつて短形波出力φ，の振巾
は基体バイアスの発生と共に増大する。
第３図ＡおよびＢは第１図の実施例の基体バイ
アス源回路のチヤージポンプ型素子を示す。この
回路は２個のチヤージポンプ型素子ＱP1，ＱP2の
出力領域を共通に基準端子GNDに接続し、ゲー
ト電極にそれぞれリングオシレター回路からの互
いに逆相の出力φ，を受ける。基体はMOS−
IC中の中の他のトランジスタと共通である。第
３図Ｂにチヤージポンプ素子の断面を示すよう
に、チヤージポンプ型素子ＱP1，ＱP2は比抵抗10
Ω−cmのＰ型シリコン単結晶SBの一表面に共通
のＮ型出力領域Ｎ１を有し、基準端子GNDへの
導電配線を導出せしめてある。この領域Ｎ１の近
傍には各トランジスタＱP1，ＱP2のための1000Å
程度のSiO2の絶縁ゲート膜０１，０２およびア
ルミニウムのゲート電極Ｇ１，Ｇ２が有る。又、
これらを囲む不活性領域の基体表面には厚さ1.0
μ程度のSiO2の周辺酸化膜Ｆ０と直下の表面濃
度1.5×1016cm-3のＰ型領域DP１がある。活性領
域には前述の共通の出力領域Ｎ１と表面濃度１〜
10×1016cm-3のVsubを発生するためのチヤージポ
ンプ素子の出力領域としての高濃度のＰ型領域Ｐ
１，Ｐ２があり、このＰ型領域Ｐ１，Ｐ２はＮ型
領域Ｎ１とPN接合接触、すなわち整流結合して
いる。このＰ型領域Ｐ１，Ｐ２はチヤージポンプ
型素子のゲート直下にあり、導電チヤネル形成の
閾値を上昇し且つ、誘起キヤリアの再結合速度を
早めるため効率を上昇する。
アス源回路のチヤージポンプ型素子を示す。この
回路は２個のチヤージポンプ型素子ＱP1，ＱP2の
出力領域を共通に基準端子GNDに接続し、ゲー
ト電極にそれぞれリングオシレター回路からの互
いに逆相の出力φ，を受ける。基体はMOS−
IC中の中の他のトランジスタと共通である。第
３図Ｂにチヤージポンプ素子の断面を示すよう
に、チヤージポンプ型素子ＱP1，ＱP2は比抵抗10
Ω−cmのＰ型シリコン単結晶SBの一表面に共通
のＮ型出力領域Ｎ１を有し、基準端子GNDへの
導電配線を導出せしめてある。この領域Ｎ１の近
傍には各トランジスタＱP1，ＱP2のための1000Å
程度のSiO2の絶縁ゲート膜０１，０２およびア
ルミニウムのゲート電極Ｇ１，Ｇ２が有る。又、
これらを囲む不活性領域の基体表面には厚さ1.0
μ程度のSiO2の周辺酸化膜Ｆ０と直下の表面濃
度1.5×1016cm-3のＰ型領域DP１がある。活性領
域には前述の共通の出力領域Ｎ１と表面濃度１〜
10×1016cm-3のVsubを発生するためのチヤージポ
ンプ素子の出力領域としての高濃度のＰ型領域Ｐ
１，Ｐ２があり、このＰ型領域Ｐ１，Ｐ２はＮ型
領域Ｎ１とPN接合接触、すなわち整流結合して
いる。このＰ型領域Ｐ１，Ｐ２はチヤージポンプ
型素子のゲート直下にあり、導電チヤネル形成の
閾値を上昇し且つ、誘起キヤリアの再結合速度を
早めるため効率を上昇する。
又、この図に示すように２個のチヤージポンプ
型素子に互いに逆相の入力を与えるため電源リツ
プルが少なく安定動作が得られると共に過渡的な
負荷に対する追従も優れている。チヤージポンプ
型素子は負荷充電時には定電流源であるが、定常
状態では負荷電流の変動に対する電圧変動を抑え
る電圧安定作用を有するため基体バイアス源とし
て充分な特性が得られる。
型素子に互いに逆相の入力を与えるため電源リツ
プルが少なく安定動作が得られると共に過渡的な
負荷に対する追従も優れている。チヤージポンプ
型素子は負荷充電時には定電流源であるが、定常
状態では負荷電流の変動に対する電圧変動を抑え
る電圧安定作用を有するため基体バイアス源とし
て充分な特性が得られる。
更に、この実施例によれば、チヤージポンプ型
素子を駆動するリングオシレター回路の出力振巾
を基体バイアスを低レベルまで下降することによ
り増大しているためチヤージポンプ作用に寄与す
る誘起重荷重が多く、基体バイアス値を充分に大
きく得ることができる。従つてこの実施例によれ
ば外部からの単一電源の供給でPN接合寄生容量
を減少する内部基体バイアスを生じ、MOS−IC
に高速動作の回路機能を達成することができる。
素子を駆動するリングオシレター回路の出力振巾
を基体バイアスを低レベルまで下降することによ
り増大しているためチヤージポンプ作用に寄与す
る誘起重荷重が多く、基体バイアス値を充分に大
きく得ることができる。従つてこの実施例によれ
ば外部からの単一電源の供給でPN接合寄生容量
を減少する内部基体バイアスを生じ、MOS−IC
に高速動作の回路機能を達成することができる。
上にこの発明の実施例を説明したが、この発明
は必要に応じて動作導電型、材料、デバイス構造
等の変更が容易であり、たとえば自励発振回路に
は非安定マルチバイブレータやブロツキング発振
回路を用いることができ、回路機能にはメモリ、
ロジツク等を構成し得る。
は必要に応じて動作導電型、材料、デバイス構造
等の変更が容易であり、たとえば自励発振回路に
は非安定マルチバイブレータやブロツキング発振
回路を用いることができ、回路機能にはメモリ、
ロジツク等を構成し得る。
第１図はこの発明の一実施例のブロツク図、第
２図は第１図の実施例に好適なリングオシレター
回路の回路図、第３図ＡおよびＢは第１図の実施
例に好適なチヤージポンプ型素子を用いた基体バ
イアス源の回路図と断面図である。 図中、Ａは自励発振回路、Ｂはチヤージポンプ
型素子を用いた基体バイアス源回路、Ｃは所定の
MOS−ICに要求された動作回路である。
２図は第１図の実施例に好適なリングオシレター
回路の回路図、第３図ＡおよびＢは第１図の実施
例に好適なチヤージポンプ型素子を用いた基体バ
イアス源の回路図と断面図である。 図中、Ａは自励発振回路、Ｂはチヤージポンプ
型素子を用いた基体バイアス源回路、Ｃは所定の
MOS−ICに要求された動作回路である。
Claims (1)
- １ 外部電圧端子および外部基準電圧端子を介し
て外部電源の供給を受け所定の回路機能を実現す
る絶縁ゲート型電界効果トランジスタを用いた電
子回路を共通の半導体基体に設けた集積回路にお
いて、前記半導体基体に前記外部電源の供給によ
り発振する発振回路と、該発振回路の出力を入力
としてゲート電極に受けるチヤージポンプ型素子
と、該チヤージポンプ型素子の出力領域を前記外
部基準電圧端子に整流結合して該出力領域に基体
バイアス電圧を生成せしめる手段とを含み、前記
発振回路は前記外部電源を受けて発振動作を行な
う発振段と、前記外部電圧端子の電圧と前記基体
バイアス電圧とを受けて前記外部電圧端子の電圧
と前記基体バイアス電圧との間を振巾する発振信
号を該発振回路の出力として出力する出力段とを
有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066176A JPS5294084A (en) | 1976-02-02 | 1976-02-02 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066176A JPS5294084A (en) | 1976-02-02 | 1976-02-02 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294084A JPS5294084A (en) | 1977-08-08 |
| JPS6134261B2 true JPS6134261B2 (ja) | 1986-08-06 |
Family
ID=11756409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066176A Granted JPS5294084A (en) | 1976-02-02 | 1976-02-02 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5294084A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620177B2 (ja) * | 1984-01-20 | 1994-03-16 | 株式会社東芝 | 半導体装置の内部バイアス発生回路 |
-
1976
- 1976-02-02 JP JP1066176A patent/JPS5294084A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294084A (en) | 1977-08-08 |
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