JPS6135579B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デイジタルデータの伝送、あるいは
蓄積などによつて生じた誤りを自動的に訂正する
装置に関し、特にブロツク伝送されたデータ列の
同期誤りによるずれを自動的に訂正する誤り制御
装置に関する。

一般に、デイジタルデータ伝送の際に生ずる誤
りは、伝送路上の雑音によるものが多いことが認
められている。従来、そのような雑音の影響から
のがれるために、送信側では情報ビツト列をいく
つかのブロツクに区切り、各ブロツクに対し、一
定の規則によつて、冗長ビツト列を付加してか
ら、伝送路上に送り出し、受信側では、この送ら
れてきたデータ列の前記冗長性をもとにして、各
ブロツクの誤りを検出し、訂正するという方式を
採用している。この冗長ビツト列を付加する方法
として、従来、一般によく知られ、利用されてい
るものに、巡回符号を用いる方法がある。巡回符
号についての詳細は、例えば、(株)昭晃堂から1973
年に発行された刊行物「符号理論」のP.190〜
P.243に詳しく述べられている。以下、この方法
について例を挙げて説明する。

例えば、情報ビツト系列を４ビツトごとに区切
り、各４ビツトの情報ビツト系列に３ビツトから
なる冗長ビツト系列を付加し、１ブロツクが７ビ
ツトから成るビツト系列に変換された系列を伝送
路上へ送り出す場合について述べる。この場合、
まず多項式x⁷＋１を割り切る０、または１のみを
係数とする多項式をあらかじめ定める。（ただし
割算は２を法とする、すなわち、０＋０＝１＋１
〓〓〓〓
＝０、０＋１＝１＋０＝１として行なう。）この
ような多項式は、生成多項式とよばれ、例えばx³
＋ｘ＋１がその一例である。この生成多項式x³＋
ｘ＋１を用いて、冗長ビツト系列は、次のように
定められる。例えば、情報ビツト系列1101に対し
ては、このビツト系列に対応する多項式１・x^7-1
＋１・x^7-2＋０・x^7-3＋１・x^7-4＝x⁶＋x⁵＋x³を
生成多項式x³＋ｘ＋１で割つたときの剰余多項式
０・x²＋０・ｘ＋１の各係数ビツトに対応する系
列001を冗長ビツト系列として付加するわけであ
る。そして、1101001なる系列が１ブロツクとし
て、伝送路上に送り出される。このことから、そ
れぞれ７ビツトから成る各ブロツクに対応する多
項式は、伝送路上でビツト誤りが起こらない限
り、必ず生成多項式x³＋ｘ＋１で割り切れるよう
に構成されていることになり、受信側では、各ブ
ロツクに対応する多項式を生成多項式で割り、そ
の剰余多項式の係数ビツトがすべて０であるか否
かを調べることによつて誤りのない許容できる系
列であるか否かを判定している。

このようにして、もし誤りがあると判定した場
合には、その剰余多項式の各係数ビツトをもとに
して、受信データビツト中の誤りビツトの訂正を
行なつている。しかし、この状態のままでは、た
とえば、前記1101001なる系列を巡回シフトした
系列1110100、0111010、0011101、1001110、
0100111、1010011は、それぞれ情報ビツト列
1110、0111、0011、1001、0100、1010を上記方法
によつて７ビツトの系列へ変換したものとなつて
いる。従つて、データ送信中に、ビツトが失なわ
れたり追加されたりして、例えば１ビツト分だけ
各ブロツクの区切りがずれてしまつた場合、すな
わち１ビツト分だけ同期はずれを起した場合に
は、その同期はずれを起した各７ビツトの系列は
1/2の確率で、また２ビツト、３ビツト、４ビツ
ト、５ビツト、６ビツト分だけ同期がはずれた場
合には、それぞれ1/2²、1/2³、1/2³、1/2²、1/2の
確率で、誤つているにもかかわらず、正しい許容
できる系列として受け取られる。そして、その受
け取つた系列から間違つた情報ビツト系列へ変換
されて受け取られることになる。

そのために、従来、巡回符号を送る場合には、
このままの形でなく、各ブロツクの前もつて定め
られたいくつかの特定番目のビツトを反転してか
ら伝送路上へ送り出し、受信側ではこの送られて
きたデータ列の前記特定番目のビツトを再度反転
して、もとの巡回符号に戻してから、誤りの検出
や訂正を行なつている。この場合には同期はずれ
を起しても正しい許容できる系列となる確率は極
めて小さくなるということが知られており、この
ことから数ブロツク間連続して、許容できない系
列であると判定された時には、単なるビツト誤り
でなく同期はずれによる誤りが生じていると判定
している。そして同期はずれと判定したあとは、
各ブロツクの区切りを１ビツトずらし、新しいブ
ロツクに対応する多項式を生成多項式で割り、そ
の剰余多項式の係数ビツトがすべて０であつた
ら、同期が回復したとみなし、０でなかつたらさ
らに各ブロツクの区切りをもう１ビツトずらし、
同様の検査を行ない、同期が回復したか否かを判
定している。同様の操作は、同期が回復されるま
で続行され、同期が回復されたとみなされた時点
から、通常のビツト誤りの検出および訂正の動作
に復帰するように構成されている。

しかしながら、上記のような方法によれば、同
期はずれを判定してから同期が回復するまでに要
するビツト数が、ブロツク長（１ブロツクに含ま
れるビツト数）をＮとしたときＮ〜N²であるた
め、回復時間がきわめて長いという欠点があつ
た。

本発明の目的は、上述の同期回復に要するビツ
ト数を高々2Nとし、これによつて同期回復時間
を極めて小さくすることのできる同期誤り制御装
置を提供することにある。

本発明によれば、冗長ビツトが付加され、前も
つて定められた特定番目のビツトが反転されてな
るビツト列を受信して、ビツト誤り並びに同期誤
りを訂正する装置において、この受信ビツト列の
あらかじめ定められた特定番目のビツトを反転す
るビツト反転回路と、このビツト反転回路を介し
て供給されるビツト列を格納するバツフアレジス
タと、このバツフアレジスタから読み出されるビ
ツト列を後述する同期はずれ検出信号の有無によ
つてゲートするゲート回路と、このゲート回路か
ら供給されるビツト列および前記バツフアレジス
タへ供給されるビツト列を入力とする符号多項式
割算回路と、この符号多項式割算回路より並列に
出力されるビツトパターンに前記同期はずれ検出
〓〓〓〓
信号の有無によつて修正を加える修正回路と、こ
の修正回路より並列に出力されるビツトパターン
が全て零のビツトパターンか否かを判定し、否と
判定した回数に依存して前記同期はずれ検出信号
を出力する手段と、前記修正回路より並列に出力
されるビツトパターンに依存して前記バツフアレ
ジスタから出力されるビツト列を訂正する手段
と、前記同期はずれ検出信号を入力とし、少なく
とも前記ビツト反転回路と前記符号多項式割算回
路とを制御するクロツクパルスを生成する手段と
から構成されたことを特徴とする誤り制御装置が
得られる。

次に、本発明による誤り制御装置について実施
例を示し、図面を参照して詳細に説明する。

第１図は本発明による実施例の構成をブロツク
図により示したものである。なお、この例は、前
述の生成多項式x³＋ｘ＋１をもつ巡回符号を適用
した場合を示している。図において、ブロツク長
Ｎ＝７、１ブロツクの情報ビツト数４、冗長ビツ
ト数３の受信ビツト列が複数ブロツク連続して入
力端子１からビツト反転回路２へ供給される。こ
の受信ビツト列において、各ブロツクのあらかじ
め定められた特定番目のビツトは反転されている
が、ここでは説明の都合上、冗長ビツトが全部反
転されているものとする。ビツト反転回路２は、
第２図の同期状態および第３図の同期復帰過程を
示すタイムチヤートに見られるように、制御パル
スSCLKにより受信ビツト列の冗長ビツトにあた
るビツトを反転する回路であり、排他的論理和回
路により構成することができる。第２図および第
３図の制御パルスの構成法については後述する
が、受信ビツト列に同期したマスタークロツク
（MCLK）並びにブロツク長に合わせて周期７の
制御パルスWCLKおよびSCLKが用意されている
ものとする。そして、第２図および第３図のカウ
ント数１〜４の位置は情報ビツトの位置に対応
し、カウント数５、６、７の位置は冗長ビツトの
位置に対応している。

さて、ビツト反転回路２を介してバツフアレジ
スタ３および符号多項式割算回路４へ供給される
ビツト列は、ブロツク同期が正しくとれている場
合には、受信したときあらかじめ反転されている
冗長ビツトが、正しくもとに反転された受信ビツ
ト列（第２図におけるｂ）であり、ブロツク同期
が正しくとれていない場合には、受信したときあ
らかじめ反転されている冗長ビツトがいくつか反
転されないままの、しかも冗長ビツト以外のビツ
トがいくつか反転された受信ビツト列（第３図に
おけるｂ）である。ライン５は、ブロツク同期が
はずれていることを検出したときの検出パルスを
供給するラインであり、ライン８は、この検出パ
ルスの有無により、前記バツフアレジスタ３から
ライン６を介して出力されるビツト列がゲート回
路７においてゲートされて得られるビツト列を供
給するラインである。ゲート回路７はライン５と
前記バツフアレジスタ３からの出力ライン６を
AND回路で接することによつて構成される。

この時点では、ライン５を介して前記同期はず
れ検出パルスは供給されていないものとしよう。
この場合、ライン７から符号多項式割算回路４へ
の入力は無いので、このラインの存在は無視する
ことができる。そして、符号多項式割算回路４
は、一ブロツク分のデータビツトa₁，a₂，………
…a₆，a₇を受け取つた時点で、このデータビツト
対応する多項式a₁x⁶＋a₂x⁵＋…………＋a₆x＋a₇を
前記生成多項式x³＋ｘ＋１で割つたときの剰余多
項式（r₁x²＋r₁x＋r₀）の各係数ビツトr₂，r₁，r₀
を、それぞれレジスタ４−４，４−３，４−２に
格納している。それから、更に次のブロツクのデ
ータビツトに対する割算を実行するときには、前
記ブロツクのデータビツトの影響を打消すため
に、ブロツクの先頭ビツトを処理する時点で、第
２図に示される制御バルスWCLKを用いてレジ
スタ４−４，４−３をクリアしている。なお、符
号多項式割算回路４の動作ならびに原理について
は、前記刊行書の116頁に記載されているので、
ここでは説明を省略する。

ところで、前述したように各ブロツクに対応す
る多項式は、生成多項式x³＋ｘ＋１で割り切れる
ように構成されているので、ブロツク同期が正し
くとれていて、かつ伝送路上でビツト誤りが生じ
ない限り、前記レジスタ４−４，４−３，４−２
に格納された剰余ビツトr₂，r₁，r₀はすべて零で
ある。また、ブロツク同期が正しくとれていない
場合、前記剰余ビツトr₂，r₁，r₀がすべて零とな
る確率はきわめて小さいということも日本国特
許、特公昭43−11006（このなかには同期誤り検
出についてのみ述べられており、訂正については
〓〓〓〓
触れていない）においてすでに知られている。ま
た、いまの時点では、ライン５から同期はずれ検
出パルスは供給されていないので、前記剰余ビツ
トr₂，r₁，r₀を修正する修正回路９は剰余ビツト
r₂，r₁，r₀をそのまま出力する。そこで、修正回
路９の出力ビツトパターンr₂′，r₁′，r₀′がすべて
零とならなかつた場合、同期はずれが起こつてい
るか、ビツト誤りが起つているかのどちらかであ
ることがわかる。ビツト誤りが数ブロツクにわた
つて起こる確率は小さいので、例えば５ブロツク
とも連続して前記修正回路９の出力ビツトパター
ンr₂′，r₁′，r₀′がすべて零とならなかつたとき
は、その時点で同期はずれが起こつていると判定
し、前記同期はずれ検出パルス（第３図における
ｃ）をライン５上に供給する。

この同期はずれ検出パルスは、同期はずれ検出
回路１０によつて得られる。この回路において、
NOR回路１０−１は前記修正回路９に接続さ
れ、修正回路９の出力ビツト・パターンr₂′，
r₁′，r₀′がすべて零であるか否かを検出する回路
であり、これ等のビツトパターンがすべて零のと
きに限つて検出パルスを出力する。この検出パル
スが出力されるときは、同期はずれは生じていな
いとみなされ、NOR回路１０−２を経てカウン
タ１０−３をクリアする。カウンタ１０−３は、
第２図に示される制御パルスWCLKにより駆動
されてカウントアツプする。これによつて結局何
ブロツク連続して前記修正回路９から得られた前
記修正剰余ビツトr₂′，r₁′，r₀′がすべて零とはな
らなかつたかをカウントしていることになる。こ
のカウンタ１０−３は、前記同期はずれ検出パル
スが長期間出力されているとき、後述する制御回
路１１からの出力パルスによつてもクリアされる
ため、前記すべて零のビツトパターン検出器１０
−１の出力と、制御回路１１の出力とのNORを
とるNOR回路１０−２が設けられている。ま
た、カウンタ１０−３では、例えば４をカウント
したとき、カウントパルスを出力するようにして
おく。このカウントパルスと、NOR回路１０−
２の出力パルスとを論理積をとるAND回路１０
−４は、例えば丁度５ブロツク連続して修正回路
９に得られた前記修正剰余ビツトr₂′，r₁′，r₀′が
すべて零とはならなかつたとき、６ブロツク目に
はいつてからでなく６ブロツク目にはいる直前に
前記同期はずれ検出パルスを出力するために用い
られている。このようにすることによつて、次に
述べるように、６ブロツク目から直ちに同期回復
動作にはいることができる。

次に、ライン５を介して前記同期はずれ検出パ
ルスが供給されたとき、同期回復動作がどのよう
にして行なわれるかについて述べる。そのために
まず第２図および第３図に示された制御パルス
が、制御パルス生成回路１２によりどのようにし
て生成されるかについて述べる。まず、クロツク
ジユネレータ１２−１からは受信データビツト列
に同期したクロツクパルスMCLKが出力され、
カウンタ１２−２において、そのパルス数がカウ
ントされる。このカウントされた出力はカウンタ
１２−２のカウント数が６になつたとき、組合せ
論理回路１２−３を介してカウンタ１２−２へク
リアパルスとして送るようなつている。このよう
に、ブロツク長７に合わせた周期７用のカウンタ
１２−２と組合せ論理回路１２−３とを適当に構
成することによつて、第２図および第３図に示よ
うな制御パルスWCLKおよびSCLKが得られるこ
とは明らかである。さらに、前記同期はずれ検出
パルスが供給される時点は、第２のカウント数が
０の時点であるから、この同期はずれ検出パルス
によつてカウンタ１２−２をクリアするようにす
れば、カウンタ１２−２は再度０をカウントする
ことになり、クロツクが全体として１ビツトずら
されることになる。従つて、次に受信したビツト
をブロツクの最後のビツトとして受けとるから、
ブロツクの区切りも１ビツトずらされることにな
る。そのために、前記ライン５と前記組合せ論理
回路１２−３の出力ラインとをOR回路１２−４
に接続することによつて、カウンタ１２−２をク
リアするようにすれば、第３図のような制御パル
スが得られる。

上記のようにして１ビツトだけ同期をずらして
も、上記割算回路４の各レジスタ４−４，４−
３，４−２には反転回路２のビツトパターン出力
（第３図におけるｂ）に対する新しいブロツクの
剰余多項式における係数ビツトが正しく格納され
ることが必要である。以下にその動作について説
明する。まず、同期はずれ検出パルスがカウンタ
１２−２をクリアする直前においては、割算回路
４の各レジスタ４−４，４−３，４−２に格納さ
〓〓〓〓
れているビツトは１ブロツク分のデータビツト
（第３図のｂ）〓ａ₆′，〓ａ₇′，…………，〓ａ₄″
，
a₅″（ただし、〜記号の付されたビツトは反転し
たビツトを示す）に対応する多項式 〓ａ₆′x⁶＋〓ａ₇′x⁵＋…………＋〓ａ″₄x＋a₅″ を前記生成多項式x³＋ｘ＋１で割つたときの剰余
多項式の各係数ビツトである。そして、次の新し
いブロツクの最後のビツトとして入力するビツト
はa″₆である。このとき、ライン５およびライン
８から入力が与えられなければ、割算回路４に
は、次のクロツクにおいて、 （〓ａ′₆x⁶＋〓ａ′₇x⁵＋…………＋〓ａ″₄x＋a″₅）ｘ＋a″⁶ …………(1) を生成多項式x³＋ｘ＋１で割つたときの剰余多項
式の各係数ビツトが格納されることになる。しか
し、新しいブロツクに対しては 〓ａ′₇x⁶＋a″₁x⁵＋a″₂x⁴＋〓ａ″₃x³＋〓ａ₄x²＋a″₅x＋a″₆ …………(2) を前記生成多項式x³＋ｘ＋１で割つたときの剰余
多項式の各係数ビツトがレジスタ４−４，４−
３，４−２に格納されなければならない。それに
は、式(1)の多項式に〓ａ′₆x⁷を加えれば(2)式が得ら
れること、および単項式〓ａ′₆x⁷を前記生成多項式
x³＋ｘ＋１で割つたときの余りが〓ａ′_６であるこ
とから、式(1)を前記生成多項式x³＋ｘ＋１で割つ
たときの剰余多項式に多項式〓ａ′_６を加えて得ら
れる多項式の各係数ビツトを各レジスタ４−４，
４−３，４−２に格納すればよい。ところが、１
ビツト同期をずらす直前に、データビツト〓ａ′_６
は前記バツフアレジスタ３の出力ライン６に現わ
れているから、ゲート回路７を介してライン８よ
り割算回路４へデータビツト〓ａ′_６が入力される
ことにより、式(2)を前記生成多項式x³＋ｘ＋１で
割つたときの剰余多項式の各係数ビツトがレジス
タ４−４，４−３，４−２に格納される。

ところで、反転回路２によつて同期はずれ検出
パルスが発生している間、受信ビツト列は全て反
転されるため、同期はずれ検出パルスが発生して
から少なくとも（Ｎ＋３）＝10ビツト後には、レ
ジスタ４−４，４−３，４−２に、受信ビツト列
を全て反転したデータビツト列に対応した多項式
を前記生成多項式x³＋ｘ＋１で割つたときの剰余
多項式の各係数ビツトが格納されていることにな
る。また、仮に、レジスタ４−４，４−３，４−
２に反転回路２により受信ビツトを全て反転した
正規のブロツクのデータビツト列〓ａ_１，〓ａ_２，〓ａ
_３，〓ａ_４，a₅，a₆，a₇に対応する多項式 〓ａ₁x⁶＋〓ａ₂x⁵＋〓ａ₃x⁴＋〓ａ₄x³＋a₅x²＋a₆x＋a₇ を生成多項式x³＋ｘ＋１で割つたときの剰余多項
式の係数ビツトが格納されたとすれば、この剰余
多項式の係数ビツトは多項式x⁶＋x⁵＋x⁴＋x³を生
成多項式x³＋ｘ＋１で割つたとき剰余多項式x²＋
ｘ＋１の係数ビツトに等しい。なぜならば、a₁x⁶
＋a₂x⁵＋a₃x⁴＋a₄x³＋a₅x²＋a₆x＋a₇を生成多項式
x³＋ｘ＋１で割つたときの剰余多項式は０であら
からである。従つて同期はずれ検出パルスが発生
したならば、２を法とする和算回路、すなわち排
他的論理和回路９−１，９−２および９−３から
なる修正回路９において、割算回路４から供給さ
れる前記各剰余ビツトr₂，r₁，r₀と、前記剰余多
項式x²＋ｘ＋１の各係数１、１、１とをそれぞれ
２を法として加算することにより、遅くとも10ビ
ツト後には正規のブロツクの正しい修正剰余ビツ
トr₂′，r₁′，r₀′が得られる。

さて、この修正剰余ビツトr′₂，r′₁，r′₀がすべ
て零であれば、同期はずれは解消して同期が回復
したとみなし、カウンタ１０−３は前述のように
NOR回路１０−１，１０−２を介して供給され
る検出パルスによつてクリアされるが、前記剰余
ビツトがすべて零でなかつた場合には、NOR回
路１０−１，１０−２およびカウンタ１０−３の
出力パルスに変化はないから、ライン５へは相変
らず同期はずれ検出パルスが供給されていること
になる。従つて、さらに１ビツト同期をずらし、
同様の操作を行なうことになる。この操作は、同
期が回復してカウンタ１０−３がクリアされるま
で続行されるが、ブロツク長は７であるから、
高々２×７＝14ビツト以内のビツト数、この例で
〓〓〓〓
は10ビツトずらすことによつて同期は回復される
ことになる。ただ、伝法路上にビツト誤りが生じ
たときは、ビツト誤りの影響が割算回路４のレジ
スタ内にずつと残ることになるので、10ビツトず
らしても同期が回復しないときには、一たんカウ
ンタ１０−３をクリアして、あらたに最初から７
ビツト分の割算を実行し直すことによつて、ビツ
ト誤りの影響を除く必要がある。しかし、ビツト
エラーが多数ブロツク間にわたつて起る確率は極
めて低いと考えられるので、このような操作を何
回も行なう確率もまた極めて低いと考えられる。

前記制御回路１１は、このビツト誤りの影響を
除く操作を行なうための回路であり、前記同期は
ずれ検出回路１０から出力される同期はずれ検出
パルスの個数をカウントするカウンタ１１−１と
カウンタ１１−１が10個数えたときにカウンタ１
０−３およびカウンタ１１−１をクリアするパル
スを出力するための組合せ論理回路１１−２とか
らなつている。なお、カウンタ１１−１はマスタ
ークロツクで駆動されている。

一方、ビツト誤りの位置検出回路１３は、前記
修正回路９からの出力ラインが接続されており、
レジスタ４−４，４−３，４−２のビツトパター
ンに依存してパルスを出力する。そしてこの出力
パルスを訂正回路１４に与え、ここでバツフアレ
ジスタ３から出力されるビツト列に生じたビツト
誤りが訂正される。訂正回路１４は排他的論理和
回路で構成される。なお、位置検出回路１３の具
体的な構成法については、すでに前記刊行書の
P.219やP.310、あるいはP.254〜P.264に記されて
いるので説明を省略する。

なお、上記の実施例においては、符号長７の巡
回符号について、しかも冗長ビツトが全部反転さ
れたデータビツトを受信する場合について述べた
が、他の符号長をもつ符号についても、また他の
あらかじめ定められた特定ビツトが反転されたデ
ータビツトを受信する場合も、本発明の範囲に含
まれることは以上の説明から容易に理解できよ
う。

更に、上記の実施例においては、符号長７のブ
ロツクがすきまなく連続して受信される場合を例
にして説明したが、各ブロツクの間にいくつかの
ダミービツトがはさまつた形で受信される場合に
も適用できることは言うまでもない。

以上の説明により明らかなように、本発明によ
れば、簡単な構成によつて、自己同期回復に要す
るビツト数を高々２ブロツク長を超えない程度の
値にすることができ、これにより同期はずれによ
る回復時間が極めて縮少され、誤り制御の性能向
上に対して得られる効果は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロ
ツク図、第２図は、第１図の実施例の同期状態の
動作を説明するためのチイムチヤート、第３図
は、第１図の実施例の同期復帰過程を説明するた
めのタイムチヤートである。 図において、２はビツト回転回路、３はバツフ
アレジスタ、４は符号多項式割算回路、７はゲー
ト回路、９は修正回路、１０は同期はずれ検出回
路、１１は制御回路、１２は制御パルス生成回
路、１３はビツト誤りの位置検出回路、１４はビ
ツト訂正回路、４−１は排他的論理和回路、４−
２，４−３，４−４はレジスタ、９−１，９−
２，９−３は排他的論理和回路、１０−１，１０
−２はNOR回路、１０−３，１１−１はカウン
タ、１０−４はAND回路、１１−２，１２−３
は組合せ論理回路、１２−１はクロツクパルスジ
エネレータ、１２−２はカウンタ、１２−４は
OR回路である。 〓〓〓〓

Claims (1)

【特許請求の範囲】
1. １ 冗長ビツトが付加され、さらに前もつて定め
   られた特定番目のビツトが反転されてなるビツト
   列を受信して、ビツト誤り並びに同期誤りを訂正
   する装置において、該受信ビツト列のあらかじめ
   定められた特定番目のビツトを反転するビツト反
   転回路と、該ビツト反転回路を介して供給される
   ビツト列を格納するバツフアレジスタと、該バツ
   フアレジスタから読み出されるビツト列を後述す
   る同期はずれ検出信号の有無によつてゲートする
   ゲート回路と、該ゲート回路から供給されるビツ
   ト列および前記バツフアレジスタへ供給されるビ
   ツト列を入力とする符号多項式割算回路と、該符
   号多項式割算回路より並列に出力されるビツトパ
   ターンに前記同期はずれ検出信号の有無によつて
   修正を加える修正回路と、該修正回路より並列に
   出力されるビツトパターンが全て零のビツトパタ
   ーンか否かを判定し、否と判定した回数に依存し
   て前記同期はずれ検出信号を出力する手段と、前
   記修正回路より並列に出力されるビツトパターン
   に依存して前記バツフアレジスタから出力される
   ビツト列を訂正する手段と、前記同期はずれ検出
   信号を入力とし、少なくとも前記ビツト反転回路
   と前記符号多項式割算回路とを制御するクロツク
   パルスを生成する手段とから構成されたことを特
   徴とする誤り制御装置。