JPS6135710B2 - - Google Patents
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- JPS6135710B2 JPS6135710B2 JP53017155A JP1715578A JPS6135710B2 JP S6135710 B2 JPS6135710 B2 JP S6135710B2 JP 53017155 A JP53017155 A JP 53017155A JP 1715578 A JP1715578 A JP 1715578A JP S6135710 B2 JPS6135710 B2 JP S6135710B2
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Description
【発明の詳細な説明】
この発明は改良された構造を有する半導体装置
の製造方法にかかり、特に改良された半導体メモ
リ装置を含む半導体装置の製造方法に関する。
の製造方法にかかり、特に改良された半導体メモ
リ装置を含む半導体装置の製造方法に関する。
本出願人は先に昭和52年特許願第84833号（出
願日昭和52年７月14日）の明細書に於いて新しい
半導体メモリの製造方法を提案した。この提案の
製造法による装置では、所定の半導体基体の主平
面上の第１ゲート絶縁膜と、この上に導体又は半
導体からなる浮遊ゲート電極と、この上に第２の
ゲート絶縁膜と、この上に導体又は半導体からな
る外部ゲート電極とを有し、浮遊ゲート電極は外
部ゲート電極に対し自己整合的に形状決定されて
いると共に、外部ゲート電極および浮遊ゲート電
極のいづれに対しても自己整合的に基体と同型か
つより高濃度の不純物が添加された基体表面近傍
の領域と、この基体と同型高濃度領域に対しても
自己整合的位置を有する基体と逆導電型を有する
一対のソース、ドレイン領域を具備している。上
記の如き構造となすことにより、それ以前の類似
のメモリ装置に比べ、メモリトランジスタの高い
コンダクタンスと小さい装置寸法という一見相互
に矛盾する要求が首尾よく達成されるので種々の
好ましい結果が得られる。しかしこの様に種々の
秀れた性質を有する前記出願による発明にも末だ
改良の余地が残されているものである。
願日昭和52年７月14日）の明細書に於いて新しい
半導体メモリの製造方法を提案した。この提案の
製造法による装置では、所定の半導体基体の主平
面上の第１ゲート絶縁膜と、この上に導体又は半
導体からなる浮遊ゲート電極と、この上に第２の
ゲート絶縁膜と、この上に導体又は半導体からな
る外部ゲート電極とを有し、浮遊ゲート電極は外
部ゲート電極に対し自己整合的に形状決定されて
いると共に、外部ゲート電極および浮遊ゲート電
極のいづれに対しても自己整合的に基体と同型か
つより高濃度の不純物が添加された基体表面近傍
の領域と、この基体と同型高濃度領域に対しても
自己整合的位置を有する基体と逆導電型を有する
一対のソース、ドレイン領域を具備している。上
記の如き構造となすことにより、それ以前の類似
のメモリ装置に比べ、メモリトランジスタの高い
コンダクタンスと小さい装置寸法という一見相互
に矛盾する要求が首尾よく達成されるので種々の
好ましい結果が得られる。しかしこの様に種々の
秀れた性質を有する前記出願による発明にも末だ
改良の余地が残されているものである。
この発明の目的は、前記出願による半導体メモ
リの有する種々の利点を何ら損うことなく、装置
寸法を大巾に縮少し集積度、製造歩留り、信頼性
等の諸面に於いて特に好ましい性質を備えた半導
体装置の製造方法を提供することにある。
リの有する種々の利点を何ら損うことなく、装置
寸法を大巾に縮少し集積度、製造歩留り、信頼性
等の諸面に於いて特に好ましい性質を備えた半導
体装置の製造方法を提供することにある。
本発明の特徴は、半導体基体の表面近傍に互に
間隔を置いて設けられた少くとも１対の基体と反
対導電型を有するソース、ドレイン領域と、該両
域の少くとも一方に接する基体と同型かつ基体よ
り高濃度の不純物添加領域と、該ソース、ドレイ
ン領域間の基体表面上の第１のゲート絶縁膜と、
該第１のゲート絶縁膜上の導体又は半導体からな
る浮遊ゲート電極と、該浮遊ゲート電極上の第２
のゲート絶縁膜と、該第２のゲート絶縁膜上の導
体又は半導体からなる制御ゲート電極とを具備し
てなる半導体メモリを活性領域の少くとも１部に
設け、かつ非活性領域には前記第１のゲート絶縁
膜よりも厚いフイールド絶縁膜を有してなる半導
体装置の製造方法において、前記半導体基体の前
記活性領域上に前記第１のゲート絶縁膜を形成す
る材料、前記浮遊ゲート電極を形成する材料およ
びシリコン窒化膜を積層し、該シリコン窒化膜を
マスクとして熱酸化を行うことにより前記厚いフ
イールド絶縁膜を形成する工程と、該厚いフイー
ルド絶縁膜上より前記第２のゲート絶縁膜を形成
する材料を介して該活性領域上の該浮遊ゲート電
極を形成する材料上にかけて前記制御ゲート電極
を形状形成する工程と、該制御ゲート電極および
該厚いフイールド絶縁膜をマスクとして該第２の
ゲート絶縁膜を形成する材料、該浮遊ゲート電極
を形成する材料を順次選択的に除去することによ
り、該制御ゲート電極に対して自己整合的に該浮
遊ゲート電極を形状形成する工程と、該制御ゲー
ト電極および該浮遊ゲート電極を有する構造体を
マスクの一部として基体と同型の不純物を該半導
体基体の活性領域内に導入することにより前記高
濃度の不純物添加領域を形成する工程と、該ゲー
ト構造体および該厚いフイールド絶縁膜をマスク
として基体と反対導電型の不純物を該半導体基体
の活性領域に導入することにより前記ソース、ド
レイン領域を形成する工程とを有し、これにより
該浮遊ゲート電極の巾、チヤンネル領域の巾、該
ソース、ドレイン領域のチヤンネル領域に接する
部分の巾は平面形状においてほぼ一致し、かつ、
これらの巾方向の端部は該フイールド絶縁膜の端
部の一部と平面形状においてほぼ一致し、該制御
ゲート電極は該フイールド絶縁膜上より該第２の
ゲート絶縁膜上に延在し、かつ該浮遊ゲート電極
のチヤンネル領域の長さ方向の端部および該ソー
ス、ドレイン領域のチヤンネル領域に接する端部
は該制御ゲート電極の縁辺と平面形状においてほ
ぼ一致しており、該基体と同型でかつ基体より高
濃度の不純物添加領域は島状であつてそのほぼ全
体が素子領域内部に形成されている半導体メモリ
装置を形成する半導体装置の製造方法である。
間隔を置いて設けられた少くとも１対の基体と反
対導電型を有するソース、ドレイン領域と、該両
域の少くとも一方に接する基体と同型かつ基体よ
り高濃度の不純物添加領域と、該ソース、ドレイ
ン領域間の基体表面上の第１のゲート絶縁膜と、
該第１のゲート絶縁膜上の導体又は半導体からな
る浮遊ゲート電極と、該浮遊ゲート電極上の第２
のゲート絶縁膜と、該第２のゲート絶縁膜上の導
体又は半導体からなる制御ゲート電極とを具備し
てなる半導体メモリを活性領域の少くとも１部に
設け、かつ非活性領域には前記第１のゲート絶縁
膜よりも厚いフイールド絶縁膜を有してなる半導
体装置の製造方法において、前記半導体基体の前
記活性領域上に前記第１のゲート絶縁膜を形成す
る材料、前記浮遊ゲート電極を形成する材料およ
びシリコン窒化膜を積層し、該シリコン窒化膜を
マスクとして熱酸化を行うことにより前記厚いフ
イールド絶縁膜を形成する工程と、該厚いフイー
ルド絶縁膜上より前記第２のゲート絶縁膜を形成
する材料を介して該活性領域上の該浮遊ゲート電
極を形成する材料上にかけて前記制御ゲート電極
を形状形成する工程と、該制御ゲート電極および
該厚いフイールド絶縁膜をマスクとして該第２の
ゲート絶縁膜を形成する材料、該浮遊ゲート電極
を形成する材料を順次選択的に除去することによ
り、該制御ゲート電極に対して自己整合的に該浮
遊ゲート電極を形状形成する工程と、該制御ゲー
ト電極および該浮遊ゲート電極を有する構造体を
マスクの一部として基体と同型の不純物を該半導
体基体の活性領域内に導入することにより前記高
濃度の不純物添加領域を形成する工程と、該ゲー
ト構造体および該厚いフイールド絶縁膜をマスク
として基体と反対導電型の不純物を該半導体基体
の活性領域に導入することにより前記ソース、ド
レイン領域を形成する工程とを有し、これにより
該浮遊ゲート電極の巾、チヤンネル領域の巾、該
ソース、ドレイン領域のチヤンネル領域に接する
部分の巾は平面形状においてほぼ一致し、かつ、
これらの巾方向の端部は該フイールド絶縁膜の端
部の一部と平面形状においてほぼ一致し、該制御
ゲート電極は該フイールド絶縁膜上より該第２の
ゲート絶縁膜上に延在し、かつ該浮遊ゲート電極
のチヤンネル領域の長さ方向の端部および該ソー
ス、ドレイン領域のチヤンネル領域に接する端部
は該制御ゲート電極の縁辺と平面形状においてほ
ぼ一致しており、該基体と同型でかつ基体より高
濃度の不純物添加領域は島状であつてそのほぼ全
体が素子領域内部に形成されている半導体メモリ
装置を形成する半導体装置の製造方法である。
このような本発明の新規な半導体装置の製造方
法により、装置寸法の大巾な縮少が可能となり、
特にこの装置を応用した集積回路が、小さなチツ
プ面積で、高製造歩留り、高信頼性を確保しつつ
安定かつ容易に実現できるという好都合をもたら
す。これは、本発明装置では浮遊ゲート電極の寸
法が新しい装置構造の導入により必要最小限に抑
えられている為で、この点に特別の注意を払う必
要がある。
法により、装置寸法の大巾な縮少が可能となり、
特にこの装置を応用した集積回路が、小さなチツ
プ面積で、高製造歩留り、高信頼性を確保しつつ
安定かつ容易に実現できるという好都合をもたら
す。これは、本発明装置では浮遊ゲート電極の寸
法が新しい装置構造の導入により必要最小限に抑
えられている為で、この点に特別の注意を払う必
要がある。
次にこの発明の特徴をより解り易くするため
に、いくつかの実施例につき図面を参照しながら
詳しく説明する。
に、いくつかの実施例につき図面を参照しながら
詳しく説明する。
（実施例 １）：
第１図は本発明の一実施例の製造方法によつて
得られた半導体記憶装置の平図模型図、第２図Ａ
〜Ｎは第１図のａ―a′断面に於ける製造諸工程で
の断面模型図、第３図Ａ〜Ｉは第１図のｂ―b′断
面に於ける製造諸工程での断面模型図、第４図
Ａ，Ｂ，Ｃ，Ｄは第１図の製造諸工程での平面模
型図である。これらの諸図に於いて、同一の装置
部分は同一の番号で示してある。第２図Ａでは比
抵抗約100Ω―cmのＰ型Si半導体１の主表面２上
に熱酸化法により厚さ約1000ÅのSiO2膜３を成
長させた後、この上にSiH4のN2中での熱分解に
よる厚さ約2000ÅのPolySi膜４、さらにこの上に
SiH4＋NH3系の気相成長法による厚さ約1000Åの
Si3N4膜５を順次形成した。次に第２図Ｂ、第３
図Ａ、第４図Ａでは標準の写真蝕刻（PR）技術
により膜３，４，５の一部を選択除去し、第２図
Ｃ、第３図Ｂでは高温での熱酸化法により耐酸化
性のSi3N4膜５をマスクにして約１μの厚いフイ
ールドSiO2６を選択成長した。次に第２図Ｄ、
第３図ＣではSi3N4膜５を除去後、熱酸化法によ
り厚さ約1000ÅのSiO2膜７をPolySi膜４上に成長
し、第２図Ｅ、第３図ＤではSiH4のN2中での熱
分解により厚さ約0.5μのPolySi膜８を形成し
た。次に第２図Ｆ、第３図Ｅ、第４図Ｂでは標準
のPR技術を利用してPoly.Si膜８にパターニング
を施し、第２図Ｇでは形状決定したpoly.Si膜８
に被われていない部分のSiO2膜７、Poly.Si膜
４、SiO2膜３を順次選択的に除去して、基体表
面の一部を露出させた。次に第２図Ｈでは標準の
PR技術により露出基体表面の一部を除いてレジ
スト膜９で被い、選択的に穴明した後、第２図
Ｉ、第４図Ｃでは露出基体表面からエネルギーＥ
＝50Kevドーズ量φ＝４×1013でボロンをイオン
注入した後、レジスト膜９を除去し1100℃，N2
中で３時間押し込み行つてPoly.Si膜４，８の両
方に自己整合的にP+型領域１０を形成した。次
に第２図Ｊでは露出基体表面からリンを拡散し、
N+型領域１１，１２を形成した。このN+型領域
１１，１２は共にPoly.Si膜４，８に対して自己
整合的であるばかりでなく、領域１２はP+型領
域１０に対しても自己整合的に位置決定されてい
る。次に第２図Ｋ、第３図Ｆで全面に厚さ約１μ
のリンを含んだSiO2膜１３を形成し、第２図
Ｌ、第３図Ｇ、第４図Ｄで標準のPR技術を用い
てSiO2膜１３中にコンタクト孔１４，１５，１
６を設け、第２図Ｍ、第３図Ｈでは全面に厚さ約
１μのAI膜１７を真空蒸着法により被着した。
そして第２図Ｎ、第３図Ｉでは標準のPR技術に
よりAI膜１７にパターニングを施して引き出し
電極１８，１９，２０を形成し装着を完成した。
これらの図面においてであり、N+型領域１１，
１２がそれぞれソース領域SiO2膜３が第１ゲー
ト絶縁膜、poly.Si膜４が浮遊ゲート電極、SiO2
膜７が第２ゲート絶縁膜、Poly.Si膜８が制御ゲ
ート電極、Al膜１８，１９，２０がそれぞれソ
ース、ドレイン、制御ゲートの引き出し電極とし
て働く。このメモリ装置では、製造した段階での
制御ゲート引き出し電極２０から見た初期のスレ
ツシヨルド電圧は約2Vである。例えば制御ゲー
ト引き出し電極２０に25V印加し、ソース引き出
し電極１８を接地した状態でドレイン引き出し電
極１９に10V印加すると、チヤンネル中の電界に
より加速されてホツトになつたエレクトロンがい
わゆるチヤンネル注入モードで、浮遊ケート電極
４に注入されスレツシヨルド電圧は約10Vにシフ
トし、従つて書込が行われる。このメモリ装置で
消去は、光学的あるいは電気的いづれの方法も可
能である。光学的消去は、例えば波長λ＝2500Å
程度の紫外線を照射することにより浮遊ゲート電
極内の注入エレクトロンをエネルギー励起し基体
へ放出させてスレツシヨルド電圧を初期値に戻す
ことで行われる。又電気的消去は、例えば制御ゲ
ート引き出し電極２０を接地あるいは負電位に
し、ソース引き出し電極１８に正の高電圧を印加
してソース領域１１と基体１とのＰ―Ｎ接合をブ
レークダウンさせ、この時発生するホツトなエレ
クトロン―ホール対の内第１ゲートSiO2膜３中
に存在する電界の向きによりホールのみを選択的
に浮遊ゲート電極４に注入し、既に注入されてい
るエレクトロンの負電荷を相殺し、スレツシヨル
ド電圧を初期値に戻すことで行われる。この例の
半導体装置では、第１図に明示されている如く、
浮遊ゲート電極４はａ―a′方向に沿つては制御ゲ
ート電極８に、又ｂ―b′方向に沿つては厚いフイ
ールド絶縁膜部分にそれぞれ自己整合的に形状決
定され、ておりその寸法が必要最小限になつてい
ることが解る。従つて例えばこの半導体装置を応
用して、大記憶容量のPROM（Programable
Read Only Memory）等のICを実現する際、浮
遊ゲート電極は装置の大きさを制限する要因とは
全くならず、最大限の集積度が達成される。
得られた半導体記憶装置の平図模型図、第２図Ａ
〜Ｎは第１図のａ―a′断面に於ける製造諸工程で
の断面模型図、第３図Ａ〜Ｉは第１図のｂ―b′断
面に於ける製造諸工程での断面模型図、第４図
Ａ，Ｂ，Ｃ，Ｄは第１図の製造諸工程での平面模
型図である。これらの諸図に於いて、同一の装置
部分は同一の番号で示してある。第２図Ａでは比
抵抗約100Ω―cmのＰ型Si半導体１の主表面２上
に熱酸化法により厚さ約1000ÅのSiO2膜３を成
長させた後、この上にSiH4のN2中での熱分解に
よる厚さ約2000ÅのPolySi膜４、さらにこの上に
SiH4＋NH3系の気相成長法による厚さ約1000Åの
Si3N4膜５を順次形成した。次に第２図Ｂ、第３
図Ａ、第４図Ａでは標準の写真蝕刻（PR）技術
により膜３，４，５の一部を選択除去し、第２図
Ｃ、第３図Ｂでは高温での熱酸化法により耐酸化
性のSi3N4膜５をマスクにして約１μの厚いフイ
ールドSiO2６を選択成長した。次に第２図Ｄ、
第３図ＣではSi3N4膜５を除去後、熱酸化法によ
り厚さ約1000ÅのSiO2膜７をPolySi膜４上に成長
し、第２図Ｅ、第３図ＤではSiH4のN2中での熱
分解により厚さ約0.5μのPolySi膜８を形成し
た。次に第２図Ｆ、第３図Ｅ、第４図Ｂでは標準
のPR技術を利用してPoly.Si膜８にパターニング
を施し、第２図Ｇでは形状決定したpoly.Si膜８
に被われていない部分のSiO2膜７、Poly.Si膜
４、SiO2膜３を順次選択的に除去して、基体表
面の一部を露出させた。次に第２図Ｈでは標準の
PR技術により露出基体表面の一部を除いてレジ
スト膜９で被い、選択的に穴明した後、第２図
Ｉ、第４図Ｃでは露出基体表面からエネルギーＥ
＝50Kevドーズ量φ＝４×1013でボロンをイオン
注入した後、レジスト膜９を除去し1100℃，N2
中で３時間押し込み行つてPoly.Si膜４，８の両
方に自己整合的にP+型領域１０を形成した。次
に第２図Ｊでは露出基体表面からリンを拡散し、
N+型領域１１，１２を形成した。このN+型領域
１１，１２は共にPoly.Si膜４，８に対して自己
整合的であるばかりでなく、領域１２はP+型領
域１０に対しても自己整合的に位置決定されてい
る。次に第２図Ｋ、第３図Ｆで全面に厚さ約１μ
のリンを含んだSiO2膜１３を形成し、第２図
Ｌ、第３図Ｇ、第４図Ｄで標準のPR技術を用い
てSiO2膜１３中にコンタクト孔１４，１５，１
６を設け、第２図Ｍ、第３図Ｈでは全面に厚さ約
１μのAI膜１７を真空蒸着法により被着した。
そして第２図Ｎ、第３図Ｉでは標準のPR技術に
よりAI膜１７にパターニングを施して引き出し
電極１８，１９，２０を形成し装着を完成した。
これらの図面においてであり、N+型領域１１，
１２がそれぞれソース領域SiO2膜３が第１ゲー
ト絶縁膜、poly.Si膜４が浮遊ゲート電極、SiO2
膜７が第２ゲート絶縁膜、Poly.Si膜８が制御ゲ
ート電極、Al膜１８，１９，２０がそれぞれソ
ース、ドレイン、制御ゲートの引き出し電極とし
て働く。このメモリ装置では、製造した段階での
制御ゲート引き出し電極２０から見た初期のスレ
ツシヨルド電圧は約2Vである。例えば制御ゲー
ト引き出し電極２０に25V印加し、ソース引き出
し電極１８を接地した状態でドレイン引き出し電
極１９に10V印加すると、チヤンネル中の電界に
より加速されてホツトになつたエレクトロンがい
わゆるチヤンネル注入モードで、浮遊ケート電極
４に注入されスレツシヨルド電圧は約10Vにシフ
トし、従つて書込が行われる。このメモリ装置で
消去は、光学的あるいは電気的いづれの方法も可
能である。光学的消去は、例えば波長λ＝2500Å
程度の紫外線を照射することにより浮遊ゲート電
極内の注入エレクトロンをエネルギー励起し基体
へ放出させてスレツシヨルド電圧を初期値に戻す
ことで行われる。又電気的消去は、例えば制御ゲ
ート引き出し電極２０を接地あるいは負電位に
し、ソース引き出し電極１８に正の高電圧を印加
してソース領域１１と基体１とのＰ―Ｎ接合をブ
レークダウンさせ、この時発生するホツトなエレ
クトロン―ホール対の内第１ゲートSiO2膜３中
に存在する電界の向きによりホールのみを選択的
に浮遊ゲート電極４に注入し、既に注入されてい
るエレクトロンの負電荷を相殺し、スレツシヨル
ド電圧を初期値に戻すことで行われる。この例の
半導体装置では、第１図に明示されている如く、
浮遊ゲート電極４はａ―a′方向に沿つては制御ゲ
ート電極８に、又ｂ―b′方向に沿つては厚いフイ
ールド絶縁膜部分にそれぞれ自己整合的に形状決
定され、ておりその寸法が必要最小限になつてい
ることが解る。従つて例えばこの半導体装置を応
用して、大記憶容量のPROM（Programable
Read Only Memory）等のICを実現する際、浮
遊ゲート電極は装置の大きさを制限する要因とは
全くならず、最大限の集積度が達成される。
（実施例 ２）：
第５図は本発明の半導体装置の他の１例を示す
平面模型図で、第１図と対比させ同一の装置部分
に対しては同一の番号を付してある。この第５図
の装置では基体と同型高濃度領域１０はドレイン
領域１２に対してのみならず、ソース領域１１に
対しても自己整合的に形成されている。
平面模型図で、第１図と対比させ同一の装置部分
に対しては同一の番号を付してある。この第５図
の装置では基体と同型高濃度領域１０はドレイン
領域１２に対してのみならず、ソース領域１１に
対しても自己整合的に形成されている。
（実施例 ３）：
第６図は本発明の半導体装置のさらに他の一例
を示す平面模型図である。この装置では浮遊ゲー
ト電極４は厚いフイールド絶縁膜部分に対しては
自己整合的に形成されているが、制御ゲート電極
８に対してはドレイン側のみ自己整合的に形成さ
れている。
を示す平面模型図である。この装置では浮遊ゲー
ト電極４は厚いフイールド絶縁膜部分に対しては
自己整合的に形成されているが、制御ゲート電極
８に対してはドレイン側のみ自己整合的に形成さ
れている。
上述のいくつかの実施例は単に例示のためのも
のであり、本発明がこれに限定されるものでない
ことは上述の説明からも明らかである。例えば装
置各部の材質や寸法、又製法を変えることもでき
るし、導電型や不純物の種類の変更も可能であ
る。
のであり、本発明がこれに限定されるものでない
ことは上述の説明からも明らかである。例えば装
置各部の材質や寸法、又製法を変えることもでき
るし、導電型や不純物の種類の変更も可能であ
る。
第１図は本発明の半導体装置の第１の実施例を
示す平面模型図である。第２図Ａ乃至第２図Ｎは
第１図を切断線ａ―a′に沿つて切断し矢印の方向
を視た断面模型図であつて、第１の実施例の製造
を工程順に示したものである。第３図Ａ乃至第３
図Ｉは第１図を切断線ｂ―b′に沿つて切断した矢
印の方向を視た断面模型図であつて、それぞれ第
２図Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｋ，Ｌ，ＭおよびＮの
製造工程に対応して示したものである。第４図
Ａ，Ｂ，ＣおよびＤはそれぞれ第２図Ｂ，Ｆ，Ｉ
およびＬの製造工程に対応して示した平面模型図
である。第５図および第６図はそれぞれ本発明の
第２の実施例および第３の実施例を示す平面模型
図である。 尚、図において、１……Ｐ型Si半導体、２……
１の主表面、３，７……ゲートSiO2膜、４……
浮遊ゲート電極、５……Si3N4膜、６……フイー
ルドSiO2膜、８……制御ゲート電極、９……フ
オトレジスト膜、１０……P+型領域、１１，１
２……ソース、ドレインN+型領域、１３……リ
ンを含んだSiO2膜、１４，１５，１６……コン
タクト孔、１７……Al蒸着膜、１８，１９，２
０……ソース、ドレイン、制御ゲート引き出し電
極である。
示す平面模型図である。第２図Ａ乃至第２図Ｎは
第１図を切断線ａ―a′に沿つて切断し矢印の方向
を視た断面模型図であつて、第１の実施例の製造
を工程順に示したものである。第３図Ａ乃至第３
図Ｉは第１図を切断線ｂ―b′に沿つて切断した矢
印の方向を視た断面模型図であつて、それぞれ第
２図Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｋ，Ｌ，ＭおよびＮの
製造工程に対応して示したものである。第４図
Ａ，Ｂ，ＣおよびＤはそれぞれ第２図Ｂ，Ｆ，Ｉ
およびＬの製造工程に対応して示した平面模型図
である。第５図および第６図はそれぞれ本発明の
第２の実施例および第３の実施例を示す平面模型
図である。 尚、図において、１……Ｐ型Si半導体、２……
１の主表面、３，７……ゲートSiO2膜、４……
浮遊ゲート電極、５……Si3N4膜、６……フイー
ルドSiO2膜、８……制御ゲート電極、９……フ
オトレジスト膜、１０……P+型領域、１１，１
２……ソース、ドレインN+型領域、１３……リ
ンを含んだSiO2膜、１４，１５，１６……コン
タクト孔、１７……Al蒸着膜、１８，１９，２
０……ソース、ドレイン、制御ゲート引き出し電
極である。
Claims (1)
- １ 半導体基体の表面近傍に互に間隔を置いて設
けられた少くとも１対の基体と反対導電型を有す
るソース、ドレイン領域と、該両域の少くとも一
方に接する基体と同型かつ基体より高濃度の不純
物添加領域と、該ソース、ドレイン領域間の基体
表面上の第１のゲート絶縁膜と、該第１のゲート
絶縁膜上の導体又は半導体からなる浮遊ゲート電
極と、該浮遊ゲート電極上の第２のゲート絶縁膜
と、該第２のゲート絶縁膜上の導体又は半導体か
らなる制御ゲート電極とを具備してなる半導体メ
モリを活性領域の少くとも１部に設け、かつ非活
性領域には前記第１のゲート絶縁膜よりも厚いフ
イールド絶縁膜を有してなる半導体装置の製造方
法において、前記半導体基体の前記活性領域上に
前記第１のゲート絶縁膜を形成する材料、前記浮
遊ゲート電極を形成する材料およびシリコン窒化
膜を積層し、該シリコン窒化膜をマスクとして熱
酸化を行うことにより前記厚いフイールド絶縁膜
を形成する工程と、該厚いフイールド絶縁膜上よ
り前記第２のゲート絶縁膜を形成する材料を介し
て該活性領域上の該浮遊ゲート電極を形成する材
料上にかけて前記制御ゲート電極を形状形成する
工程と、該制御ゲート電極および該厚いフイール
ド絶縁膜をマスクとして該第２のゲート絶縁膜を
形成する材料、該浮遊ゲート電極を形成する材料
を順次選択的に除去することにより、該制御ゲー
ト電極に対して自己整合的に該浮遊ゲート電極を
形状形成する工程と、該制御ゲート電極および該
浮遊ゲート電極を有するゲート構造体をマスクの
一部として基体と同型の不純物を該半導体基体の
活性領域内に導入することにより前記高濃度の不
純物添加領域を形成する工程と、該ゲート構造体
および該厚いフイールド絶縁膜をマスクとして基
体と反対導電型の不純物を該半導体基体の活性領
域に導入することにより前記ソース、ドレイン領
域を形成する工程とを有し、これにより該浮遊ゲ
ート電極の巾、チヤンネル領域の巾、該ソース、
ドレイン領域のチヤンネル領域に接する部分の巾
は平面形状においてほぼ一致し、かつ、これらの
巾方向の端部は該フイールド絶縁膜の端部の一部
と平面形状においてほぼ一致し、該制御ゲート電
極は該フイールド絶縁膜上より該第２のゲート絶
縁膜上に延在し、かつ該浮遊ゲート電極のチヤネ
ル領域の長さ方向の端部および該ソース、ドレイ
ン領域のチヤンネル領域に接する端部は該制御ゲ
ート電極の縁辺と平面形状においてほぼ一致して
おり、該基体と同型でかつ基体より高濃度の不純
物添加領域は島状であつてそのほぼ全体が素子領
域内部に形成されている半導体メモリ装置を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715578A JPS54109785A (en) | 1978-02-16 | 1978-02-16 | Semiconductor device |
| DE2847305A DE2847305C2 (de) | 1977-10-31 | 1978-10-31 | Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender Gateelektrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715578A JPS54109785A (en) | 1978-02-16 | 1978-02-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109785A JPS54109785A (en) | 1979-08-28 |
| JPS6135710B2 true JPS6135710B2 (ja) | 1986-08-14 |
Family
ID=11936081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1715578A Granted JPS54109785A (en) | 1977-10-31 | 1978-02-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54109785A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171712A (ja) * | 1987-12-26 | 1989-07-06 | Osaka Diamond Ind Co Ltd | 微細孔の加工法並びに加工用ドリル |
| EP3534158A1 (en) | 2018-03-01 | 2019-09-04 | Shimadzu Corporation | Method for preparing sample and analysis method |
| EP3614150A1 (en) | 2018-08-24 | 2020-02-26 | Shimadzu Corporation | Method for preparing analytical sample, analysis method, and kit for preparing analytical sample |
| EP3628690A1 (en) | 2018-08-24 | 2020-04-01 | Shimadzu Corporation | Method for preparing analytical sample, analysis method, and kit for preparing analytical sample |
| EP3632936A1 (en) | 2018-10-03 | 2020-04-08 | Shimadzu Corporation | Method for preparing analytical sample, analysis method, and kit for preparing analytical sample |
| WO2021010221A1 (ja) | 2019-07-12 | 2021-01-21 | 株式会社島津製作所 | 分析用試料の調製方法、分析方法および分析用試料の調製用キット |
| WO2021014958A1 (ja) * | 2019-07-23 | 2021-01-28 | 株式会社島津製作所 | 質量分析方法、質量分析装置およびプログラム |
| EP3812767A1 (en) | 2019-10-21 | 2021-04-28 | Shimadzu Corporation | Method for preparing analysis sample, analysis method, and kit for preparing analysis sample |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075775A (ja) * | 1973-11-06 | 1975-06-21 | ||
| GB1540450A (en) * | 1975-10-29 | 1979-02-14 | Intel Corp | Self-aligning double polycrystalline silicon etching process |
-
1978
- 1978-02-16 JP JP1715578A patent/JPS54109785A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP3534158A1 (en) | 2018-03-01 | 2019-09-04 | Shimadzu Corporation | Method for preparing sample and analysis method |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109785A (en) | 1979-08-28 |
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