JPS6136628B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は半導体素子の各種特性測定試験を行
なう半導体試験装置に関する。 従来、半導体試験装置によつて半導体素子例え
ばDIP型のIC等の特性測定試験を行なうには、先
ず試験装置に設けられたソケツトに半導体素子を
挿入し、この後試験開始スイツチを操作するよう
にしている。これにより試験装置は自動的に数十
項目の特性測定試験を行ない、最終的に上記半導
体素子の良否判定を行なつている。 このように従来では、半導体素子をソケツトに
挿入した後試験開始スイツチを操作しなければ特
性測定試験が行えないので、操作性が悪いといつ
た欠点があつた。また従来では半導体素子をソケ
ツトに挿入してから試験開始スイツチを操作する
までの間に無駄な空き時間が生じてしまい、試験
時間が長いものとなるといつた欠点があつた。そ
してこれらの欠点は特に大量の半導体素子の試験
を行なう場合に顕著となる。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、操作性
が高くしかも短時間で半導体素子の特性測定試験
を行なうことができる半導体試験装置を提供する
ことにある。 以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明に係る半導体試験装置の
一実施例を示すブロツク構成図である。図におい
て１は各種特性測定試験が行なわれる例えばDIP
型の被試験半導体素子が挿入されるソケツト部、
２はこのソケツト部１に挿入された被試験半導体
素子の特性測定試験を行なうテスタ部、３は上記
ソケツト部１に被試験半導体素子が完全に挿入さ
れたかどうかを検出する挿入検出部である。しか
して上記挿入検出部３は上記ソケツト部１に被試
験半導体素子が完全に挿入されたことを検出し試
験開始信号STRTを高レベルに保持する。さらに
この試験開始信号STRTが高レベルに保持される
ことにより、上記テスタ部２は上記ソケツト部１
に挿入された被試験半導体素子の各種特性試験を
実行すると共に、試験実行期間中は低レベルに保
持した試験中信号TESTを上記挿入検出部３に供
給して、その挿入検出動作を停止せしめるように
なつている。 第２図は上記挿入検出部３をソケツト部１と共
に詳細に示す回路構成図である。図示するように
挿入検出部３は大別して２つの導通検出部１１，
１２、試験開始信号発生部１３および検出動作制
御部１４から構成されている。 図において１５ａ〜１５ｃは前記ソケツト部１
に被試験半導体素子が完全に挿入されると、この
被試験半導体素子の所定の端子が接触する電極で
ある。この各電極１５ａ〜１５ｃそれぞれは前記
テスタ部２に接続されると共に、電極１５ａは後
述する検出動作制御部１４のリレー装置１６の常
開接点１６ａを介して接地電位点に接続され、さ
らに電極１５ｂ，１５ｃはこのリレー装置１６の
常開接点１６ｂ，１６ｃそれぞれを介して導通検
出部１１，１２それぞれの入力端に接続される。 上記２つの導通検出部１１，１２は同様の構成
となつていて、上記常開接点１６ｂあるいは１６
ｃの一端がそのカソードに接続されるダイオード
１７、このダイオード１７のアノードと接地電位
点との間に接続されるコンデンサ１８、上記ダイ
オード１７のアノードにその一端が接続される抵
抗１９、この抵抗１９の他端がそのベースに接続
されるPNPトランジスタ２０、このトランジスタ
２０のエミツタと正の電源電圧Ｖ_CC印加点との間
に接続される抵抗２１、上記トランジスタ２０の
コレクタと操地電位点との間に接続される抵抗２
２、上記トランジスタ２０と抵抗２２との接続点
にそのベースが接続されると共にそのコレクタが
接地電位点に接続されるNPNトランジスタ２
３、このトランジスタ２３のコレクタと電源電圧
印加点との間に接続される抵抗２４、上記トラン
ジスタ２３と抵抗２４との接続点にそのベースが
接続されると共にそのエミツタが接地電位点に接
続されるNPNトランジスタ２５、このトランジ
スタ２５のコレクタと電源電圧印加点との間に接
続される抵抗２６、上記トランジスタ２５と抵抗
２６との接続点にそのカソードが接続されるダイ
オード２７とからそれぞれ構成されている。 また上記２つの導通検出部１１，１２のダイオ
ード２７のアノードは共通接続され、その共通接
続点は試験開始信号発生部１３の入力端に接続さ
れる。この試験開始信号発生部１３は、上記ダイ
オード２７のアノード共通接続点がそのアノード
に接続されるダイオード２８、このダイオード２
８のアノードと電源電圧印加点との間に接続され
る抵抗２９、上記ダイオード２８のカソードがそ
のベースに接続されると共にそのエミツタが接地
電位点に接続されるNPNトランジスタ３０、こ
のトランジスタ３０のコレクタと電源電圧印加点
との間に接続される抵抗３１、上記トランジスタ
３０と抵抗３１との接続点にそのカソードが接続
されるダイオード３２、このダイオード３２のア
ノードにそのアノードが接続されるダイオード３
３、上記２つのダイオード３２，３３の接続点と
電源電位印加点との間に接続される抵抗３４、上
記ダイオード３３のカソードがそのベースに接続
されると共にそのエミツタが接地電位点に接続さ
れるNPNトランジスタ３５、このトランジスタ
３５のコレクタと電源電圧印加点との間に接続さ
れる可変抵抗３６、上記トランジスタ３５と可変
抵抗３６の接続点および接地電位点との間に接続
され可変抵抗３７と共に積分回路を構成するコン
デンサ３７、上記可変抵抗３６とコンデンサ３７
との接続点にそのアノードが接続されるダイオー
ド３８、このダイオード３８のカソードがそのベ
ースに接続されると共にそのエミツタが接地電位
点に接続されるNPNトランジスタ３９、このト
ランジスタ３９のコレクタと電源電圧印加点との
間に接続される抵抗４０、上記トランジスタ３９
と抵抗４０との接続点にそのベースが接続される
と共にそのエミツタが接地電位点に接続される
NPNトランジスタ４１、このトランジスタ４１
のコレクタと電源電圧印加点との間に接続される
抵抗４２、上記トランジスタ４１と抵抗４２の接
続点にその一端が接続されるコンデンサ４３、こ
のコンデンサ４３の他端と接地電位点との間に接
続されこのコンデンサ４３と共に微分回路を構成
する抵抗４４、この抵抗４４と並列接続されるダ
イオード４５とから構成され上記コンデンサ４
３、抵抗４４およびダイオード４５の共通接続点
からは試験開始信号STRTを出力するための端子
４６が設けられる。 また前記検出動作制御部１４は、前記テスタ部
２から出力される試験中信号TESTが供給される
端子４７、この端子４７に接続される抵抗４８、
この抵抗４８の他端がそのベースに接続されると
共にそのエミツタが接地電位点に接続される
NPNトランジスタ４９、このトランジスタ４９
のコンデンサと電源電圧印加点との間に接続され
るリレー装置１６のコイル１６Ａ、上記トランジ
スタ４９とコイル１６Ａとの接続点にその一端が
接続される抵抗５０、この抵抗５０の他端がその
ベースに接続されると共にそのエミツタが接地電
位点に接続されるNPNトランジスタ５１、この
トランジスタ５１のコレクタと電源電圧印加点と
の間に接続される抵抗５２、上記トランジスタ５
１と抵抗５２との接続点および接地電位点との間
に接続され上記抵抗５２と共に積分回路を構成す
るコンデンサ５３、上記抵抗５２とコンデンサ５
３との接続点にそのベースが接続されると共にそ
のコレクタが電源電圧印加点に接続されるNPN
トランジスタ５４、このトランジスタ５４のエミ
ツタと接地電位点との間に接続される抵抗５５、
上記トランジスタ５４と抵抗５５との接続点にそ
のカソードが接続されると共にそのアノードが前
記試験開始信号発生部１３の２つのダイオード３
２，３３の共通接続点に接続されるダイオード５
６とから構成されている。 次に上記のように構成された装置の動作を、第
３図に示すタイミングチヤートを用いて説明す
る。説明にあたつては電源電圧Ｖ_CCレベルは高論
理レベルに、接地電圧レベルは低論理レベルにそ
れぞれ対応しているものとする。 先ずソケツト部１に被試験半導体素子を挿入し
ない場合、テスタ部２から挿入検出部３に供給さ
れる試験中信号TESTは高レベルとなり、この信
号をベース入力とする検出動作制御部１４のトラ
ンジスタ４９はオンとなる。上記トランジスタ４
９がオンのときリレー装置１６のコイル１６Ａは
駆動され、各接点１６ａ〜１６ｃは閉成状態とな
る。また上記トランジスタ４９がオンのときこれ
に続くトランジスタ５１はオフ、トランジスタ５
４はオンとなり、このトランジスタ５４のエミツ
タレベルは高レベルとなる。またソケツト部１に
被試験半導体素子が挿入されていないので、２つ
の導通検出部１１，１２のダイオード１７には電
流は流れず、トランジスタ２０はオフとなる。こ
のトランジスタ２０がオフのときこれに続くトラ
ンジスタ２３がオフ、トランジスタ２５がオンと
なり、この２つの導通検出部１１，１２のトラン
ジスタ２５のコレクタレベルは第３図に示すよう
に供に低レベルとなる。上記トランジスタ２５の
コレクタレベルが供に低レベルのとき、試験開始
信号発生部１３のダイオード２８には電流は流れ
ず、トランジスタ３０はオフとなりそのコレクタ
レベルは第３図に示すように高レベルとなる。こ
のとき検出動作制御部１４のトランジスタ５４の
エミツタレベルは高レベルとなつているので、ダ
イオード３３には抵抗３４を介して電流が流れト
ランジスタ３５はオンとなる。上記トランジスタ
３５がオンのとき積分回路を構成するコンデンサ
３７には電流が流れず、ダイオード３８のアノー
ドレベルは低レベルとなる。したがつてこのとき
トランジスタ３９はオフ、これに続くトランジス
タ４１はオンとなり試験開始信号STRTは第３図
に示すように低レベルとなる。したがつてこのと
きテスタ部２は作動しない。 次にソケツト部１に被試験半導体素子を挿入し
た場合の動作を説明する。先ず被試験半導体素子
を挿入したときに挿入が完全でなく、ソケツト部
１の電極１５ａ〜１５ｃのいずれか１つがこの半
導体素子の端子と接触しなかつた場合、２つの導
通検出部１１，１２のいずれか一方あるいは両方
のダイオード１７には電流が流れない。この結果
導通検出部１１，１２のいずれか一方あるいは両
方のトランジスタ２５がオンとなりそのコレクタ
レベルは低レベルとなる。上記２つの導通検出部
１１，１２のいずれか一方のトランジスタ２５が
オンのときには試験信号発生部１３のダイオード
２８には電流は流れず、前記被試験半導体素子を
挿入しないときと同様にトランジスタ３０はオフ
となる。この結果、ソケツト１に被試験半導体素
子を挿入しても挿入が完全でない場合には、試験
開始信号発生部１３のトランジスタ４１がオンと
なり試験開始信号STRTは低レベルのままとな
る。したがつてこのときにもテスタ部２は作動し
ない。 一方被試験半導体素子をソケツト部１に挿入し
たときに挿入が完全であると、この半導体素子内
部で電極１５ｂに接触している端子から電極１５
ａに接触している端子に到る電流経路および電極
１５ｃに接触している端子から電極１５ａに接触
している端子に到る電流経路が成立し、２つの導
通検出部１１，１２の抵抗１９、ダイオード１７
および被試験半導体素子を介して接地電位に向う
電流が流れることになる。ここで電源電圧Ｖ_CCを
＋5Vに、抵抗１９の抵抗値を1MΩ程度にそれぞ
れ設定しておけば、被試験半導体素子に流れる電
流は５μＡ以下となり、この程度の電流が流れて
もこの被試験半導体素子が破壊されることはな
い。そして２つの導通検出部１１，１２のダイオ
ード１７に共に電流が流れ被試験半導体素子にお
いて導通が計られることにより、トランジスタ２
５はオフとなりそのコレクタレベルは第３図に示
すように供に高レベルに立上る。上記トランジス
タ２５のコレクタレベルが供に高レベルに立上る
と、試験開始信号発生部１３のダイオード２８に
順方向電流が流れ、トランジスタ３０はオンとな
つてそのコレクタレベルは第３図に示すように低
レベルに下る。上記トランジスタ３０のコレクタ
レベルが低レベルに下ると、いままでダイオード
３３に流れていた電流が流れなくなりトランジス
タ３５はオフとなる。上記トランジスタ３５がオ
フになると、積分回路を構成するコンデンサ３７
に可変抵抗３６を介して充電電流が流れ、このコ
ンデンサ３７の端子レベルすなわちトランジスタ
３５のコレクタレベルは第３図に示すように順次
高レベルに近ずいて行く、そしてこのレベルがト
ランジスタ３９のＶ_BEおよびダイオード３８のＶ
_F以上になるとこのトランジスタ３９はオンとな
る。すなわち、トランジスタ３５がオフとなつて
から所定時間後にトランジスタ３９がオンとな
り、この時間差は上記積分回路を構成する可変抵
抗３６の抵抗値とコンデンサ３７の容量値とによ
つて決定される。上記トランジスタ３９がオンに
なるとこれに続くトランジスタ４１はオフとな
り、このトランジスタ４１のコレクタレベルは第
３図に示すように高レベルに立上る。さらに上記
トランジスタ４１のコレクタレベルが高レベルに
立上ると、この立上りがコンデンサ４３および抵
抗４４からなる微分回路で検出され、端子４６に
は第３図に示すように高レベルの試験開始信号
STRTが得られる。 そして上記高レベルの試験開始信号STRTが入
力すると、テスタ部２は挿入検出部３に供給する
試験中信号TESTを所定期間低レベルに保持する
と共に、前記ソケツト部１に挿入された被試験半
導体素子の各種特性測定試験を実行する。このと
き上記試験中信号TESTをベース入力とする検出
動作制御部１４のトランジスタ４９はオフとな
り、いままで駆動されていたコイル１６Ａは非駆
動となる。この結果いままで閉成状態にあつたリ
レー装置１６の各接点１６ａ〜１６ｃは開放状態
となり、ソケツト部１に挿入された被試験半導体
素子の各端子はテスタ部２にのみ接続される。し
たがつてこの状態で各種特性測定試験を実行して
も挿入検出部３はテスタ部２影響を与えることは
ない。また上記試験実行中、検出動作制御部１４
のトランジスタ４９はオフ、これに続くトランジ
スタ５１はオン、さらにこれに続くトランジスタ
５４はオフとなりこのトランジスタ５４のエミツ
タレベルは第３図に示すように低レベルとなる。
上記トランジスタ５４のエミツタレベルが低レベ
ルのとき、試験開始信号発生部１３のダイオード
３３には電流が流れないのでいままでオフしてい
たトランジスタ３５はオフ状態を持続する。この
結果可変低抗３６およびコンデンサ３７からなる
積分回路は積分動作を続行する。一方上記接点１
６ａ〜１６ｃが開放すると、いままで２つの導通
検出部１１，１２のダイオード１７に流れていた
電流が流れなくなり、トランジスタ２５はオンし
そのコレクタレベルは第３図に示すように供に低
レベルに下る。また上記トランジスタ２５のコレ
クタレベルが供に低レベルに下ると、いままでオ
ンしていたトランジスタ３０はオフしそのコレク
タレベルは第３図に示すように高レベルに立上
る。 次に前記各種特性測定試験の実行が終了する
と、テスタ部２はいままで低レベルに保持してい
た試験中信号TESTを再び高レベルに反転する。
そして上記信号TESTが高レベルに立上ると検出
動作制御部１４のトランジスタ４９が再びオンし
て、再びリレー装置１６の各接点１６ａ〜１６ｃ
が閉成する。これにより２つの導通検出部１１，
１２のトランジスタ２５は供にオフとなり、その
コレクタレベルは第３図に示すように供に高レベ
ルに立上る。さらに上記トランジスタ２５のコレ
クタレベルが供に高レベルに立上ることにより、
いままでオフしていたトランジスタ３０がオンと
なり、そのコレクタレベルは第３図に示すように
低レベルに下る。一方上記トランジスタ４９がオ
ンするとこれに続くトランジスタ５１はオフとな
る。上記トランジスタ５１がオフになると、積分
回路を構成するコンデンサ５３に抵抗５２を介し
て充電電流が流れ、このコンデンサ５３の端子レ
ベルは順次高レベルに近ずいて行く。さらにこの
コンデンサ５３の端子レベルを入力とするトラン
ジスタ５４には順次エミツタ電流が流れ、そのエ
ミツタレベルは第３図に示すように順次高レベル
に近ずいて行く。すなわち、試験開始信号TEST
が高レベルに立上つてから所定時間後にトランジ
スタ５４のエミツタレベルが高レベルに立上るた
め、試験実行終了時、トランジスタ３０のコレク
タレベルおよびトランジスタ５４のエミツタレベ
ルが共に高レベルとなる期間は存在しない。した
がつてこの期間に試験開始信号STRTが高レベル
となつて再び測定試験が実行されることはない。 さらに次に各種特性測定試験の実行が終了した
被試験半導体素子をソケツト部１から引き抜くこ
とにより、いままで２つの導通検出部１１，１２
のダイオード１７に流れていた電流が流れなくな
る。これによりトランジスタ２０はオフ、これに
続くトランジスタ２３もオフ、さらにこれに続く
トランジスタ２５がオンとなり、いままで高レベ
ルとなつていたこのトランジスタ２５のコレクタ
レベルは第３図に示すように低レベルに下る。さ
らに上記トランジスタ２５がオンしそのコレクタ
レベルが低レベルに下ることにより、いままでオ
ンしていたトランジスタ３０がオフしそのコレク
タレベルは第３図に示すように高レベルに立上
る。またこのとき検出動作制御部１４のトランジ
スタ５４のエミツタレベルはすでに高レベルとな
つているので、上記トランジスタ３０のコレクタ
レベルが高レベルに立上ると、ダイオード３３に
電流が流れトランジスタ３５がオンする。この結
果このトランジスタ３５のコレクタレベルは第３
図に示すように低レベルに下る。さらに上記トラ
ンジスタ３５がオンすると、これに続くトランジ
スタ３９はオフ、さらにこれに続くトランジスタ
４１はオンとなりそのコレクタレベルは第３図に
示すように高レベルから低レベルに下る。上記ト
ランジスタ４１のコレクタレベルが低レベルに下
るとこの下りがコンデンサ４３および抵抗４４か
らなる微分回路で検出されるが、この検出信号は
負であるためダイオード４５を介して接地電位点
に流れる。したがつてこのとき試験開始信号
STRTは低レベルのままとなる。 このように上記実施例では、２つの導通検出部
１１，１２においてソケツト１に被試験半導体素
子が挿入されたことを検出し、この検出出力を受
けて試験開始信号発生部１３から高レベルの試験
開始信号STRTを発生させ、さらにこの信号
STRTによつてテスタ部２を作動させて上記被試
験半導体素子の各種特性測定試験を実行させるよ
うにしたので、従来のように試験開始スイツチを
操作する必要がなくその操作性は極めて高いもの
となる。さらにまた被試験半導体素子をソケツト
部１に挿入してから測定試験が実行されるまで間
の空き時間が極めて短かくなるので、測定試験時
間は従来に比較して大幅に短縮することができ
る。 なおこの発明は上記の一実施例に限定されるも
のではなく、例えば上記実施例ではソケツト部１
に挿入された被試験半導体素子の３つの端子間に
おける導通を２つの導通検出部１１，１２で検出
する場合について説明したが、これは被試験半導
体素子のすべての端子における導通を検出するよ
うにしても良い。被試験半導体素子のすべての端
子における導通を検出することにより、端子の曲
がり、ソケツト部１との接触不良等が生じていた
場合には試験開始信号STRTが高レベルとはなら
ないので、従来上記のような原因で不良と判定さ
れていた半導体素子も再び試験することにより救
済することができる。また上記実施例では回路は
デイスクリート部品で構成する場合について説明
したが、これはTTL ICあるいはMOS型ICを用
いても良いことはもちろんである。 以上説明したようにこの発明によれば、操作性
が高くしかも短時間で半導体装置の特性測定試験
を行なうことができる半導体試験装置を提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体試験装置の一実
施例を示すブロツク構成図、第２図は上記実施例
装置の一部分の詳細図、第３図は上記実施例を説
明するためのタイミングチヤートである。 １……ソケツト部、２……テスタ部、３……挿
入検出部、１１，１２……導通検出部、１３……
試験開始信号発生部、１４……検出動作制御部。

Claims (1)

【特許請求の範囲】
1. １ 複数の端子を有する被試験半導体素子が挿入
   されるソケツト部と、上記ソケツト部に挿入され
   る被試験半導体素子の一つの端子と基準電位に設
   定される特定の端子との間で被試験半導体素子内
   部を介して流れる電流を検出して端子とソケツト
   部との接続状態を検出する少なくとも二つの接続
   状態検出手段と、上記すべての接続状態検出手段
   で端子とソケツト部との接続状態が検出された際
   に試験開始信号を発生する試験開始信号発生手段
   と、上記試験開始信号を受けて上記ソケツト部に
   挿入された上記被試験半導体素子の各種特性測定
   試験を行なう特性測定手段とを具備したことを特
   徴とする半導体試験装置。