JPS6136653B2 - - Google Patents
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- Publication number
- JPS6136653B2 JPS6136653B2 JP56104830A JP10483081A JPS6136653B2 JP S6136653 B2 JPS6136653 B2 JP S6136653B2 JP 56104830 A JP56104830 A JP 56104830A JP 10483081 A JP10483081 A JP 10483081A JP S6136653 B2 JPS6136653 B2 JP S6136653B2
- Authority
- JP
- Japan
- Prior art keywords
- decimal
- shift
- bit
- bit byte
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4912—Adding; Subtracting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は９ビツトバイトの10進パツクデータ処
理装置におけるシフト回路に関する。
理装置におけるシフト回路に関する。
従来、パツク形式の２進化10進数（BCD）を
９ビツトバイト形態で扱うデータ処理装置では９
ビツトバイトの最上位ビツトを分離し、第１図の
ように８ビツトバイトのデータフオーマツトへ変
換し、８ビツトバイトデータを入力とする10進演
算器とシフト回路を制御して命令で規定される動
作を行なつた後、８ビツトバイトの演算結果を９
ビツトバイトへ逆変換するように構成されてお
り、演算処理の前後で２サイクルの９ビツト、８
ビツトのデータ変換サイクルがあつた。そのた
め、この種のデータ処理装置では命令実行時間が
必要以上に大きくなり、システム性能が低下する
という欠点があり、また９，８ビツトのデータ変
換器が設けられることから金物増の要因にもなつ
ていた。
９ビツトバイト形態で扱うデータ処理装置では９
ビツトバイトの最上位ビツトを分離し、第１図の
ように８ビツトバイトのデータフオーマツトへ変
換し、８ビツトバイトデータを入力とする10進演
算器とシフト回路を制御して命令で規定される動
作を行なつた後、８ビツトバイトの演算結果を９
ビツトバイトへ逆変換するように構成されてお
り、演算処理の前後で２サイクルの９ビツト、８
ビツトのデータ変換サイクルがあつた。そのた
め、この種のデータ処理装置では命令実行時間が
必要以上に大きくなり、システム性能が低下する
という欠点があり、また９，８ビツトのデータ変
換器が設けられることから金物増の要因にもなつ
ていた。
本発明の目的は上記９ビツトバイトの10進パツ
クデータ処理装置の命令実行時間の短縮、および
金物量の削減を可能にするシフト回路を提供する
ことにある。
クデータ処理装置の命令実行時間の短縮、および
金物量の削減を可能にするシフト回路を提供する
ことにある。
前記目的を達成するため本発明によるシフト回
路はシフトすべき10進数の桁数Ｎに対してＮが偶
数のときN/2×９ビツトのシフトをし、Ｎが奇数
のときＮ−1/2×９＋５ビツトのシフトを行なう
シフト機能回路と、前記10進数の桁数Ｎが奇数の
場合に前記シフト機能回路出力の10進数番号が偶
数の10進数桁とこの10進数桁に続く下位１ビツト
の順序を入換え、偶数の場合には前記シフト機能
回路の出力を元のまま出力する編集手段とを含
み、９ビツトバイトのパツク形式の10進数を９ビ
ツトバイトのデータ形態のままでシフトするよう
に構成してある。
路はシフトすべき10進数の桁数Ｎに対してＮが偶
数のときN/2×９ビツトのシフトをし、Ｎが奇数
のときＮ−1/2×９＋５ビツトのシフトを行なう
シフト機能回路と、前記10進数の桁数Ｎが奇数の
場合に前記シフト機能回路出力の10進数番号が偶
数の10進数桁とこの10進数桁に続く下位１ビツト
の順序を入換え、偶数の場合には前記シフト機能
回路の出力を元のまま出力する編集手段とを含
み、９ビツトバイトのパツク形式の10進数を９ビ
ツトバイトのデータ形態のままでシフトするよう
に構成してある。
前記構成によれば従来に比較し命令実行時間が
短縮でき、金物も減少するデータ処理装置を実現
でき、本発明の目的を完全に達成できる。
短縮でき、金物も減少するデータ処理装置を実現
でき、本発明の目的を完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第２図は本発明の一実施例を示すブロツク図
で、データ処理装置の構成図である。
で、データ処理装置の構成図である。
９ビツトバイトの８バイト幅の第１オペランド
レジスタ１は10進命令の第１オペランドをメモリ
（図示してない）から読出し一時的に格納する。
同様に第１オペランドレジスタを同じ構成の第２
オペランドレジスタ２も第２オペランドをメモリ
から読出し一時的に格納する。８バイト幅の選択
回路３は第１、第２オペランドレジスタのいずれ
か一方の出力を選択し、同様に８バイト幅の選択
回路４も第１、第２オペランドレジスタのいずれ
か一方の出力を選択する。これら選択回路の出力
はそれぞれシフト機能回路５と10進加減算器７に
接続されている。シフト機能回路５は選択回路３
からの出力を左から入力し、一方、選択回路４か
らの出力を右から入力し、０〜71ビツトの任意の
ビツト数を左シフトする。10進加減算器７は選択
回路３，４の８バイトを入力し16桁の10進数加減
算を行なう。この10進加減算器には９ビツトバイ
トの最上位ビツトを除く８ビツトバイト（10進数
２桁）で16桁分の10進数が入力される。また10進
加減算器７の各８ビツトバイトの上位１ビツトに
は０がクロスバスイツチ９で挿入され、９ビツト
バイトへ変換される。選択回路（編集手段）６は
シフト機能回路５で桁数シフトされたデータを奇
数、偶数に応じて編集する。
レジスタ１は10進命令の第１オペランドをメモリ
（図示してない）から読出し一時的に格納する。
同様に第１オペランドレジスタを同じ構成の第２
オペランドレジスタ２も第２オペランドをメモリ
から読出し一時的に格納する。８バイト幅の選択
回路３は第１、第２オペランドレジスタのいずれ
か一方の出力を選択し、同様に８バイト幅の選択
回路４も第１、第２オペランドレジスタのいずれ
か一方の出力を選択する。これら選択回路の出力
はそれぞれシフト機能回路５と10進加減算器７に
接続されている。シフト機能回路５は選択回路３
からの出力を左から入力し、一方、選択回路４か
らの出力を右から入力し、０〜71ビツトの任意の
ビツト数を左シフトする。10進加減算器７は選択
回路３，４の８バイトを入力し16桁の10進数加減
算を行なう。この10進加減算器には９ビツトバイ
トの最上位ビツトを除く８ビツトバイト（10進数
２桁）で16桁分の10進数が入力される。また10進
加減算器７の各８ビツトバイトの上位１ビツトに
は０がクロスバスイツチ９で挿入され、９ビツト
バイトへ変換される。選択回路（編集手段）６は
シフト機能回路５で桁数シフトされたデータを奇
数、偶数に応じて編集する。
このデータ置換の態様を第３図に示す。第３図
ａはシフト桁数が奇数（本例では３桁分）の場合
でこのようにシフトすると14のように各９ビツト
バイトで最上位ビツトとそれに続く上位桁（４ビ
ツトの10進数）を置換する。また第３図ｂはシフ
ト桁数が偶数（本例では２桁分）の場合で、この
ときはシフト機能回路の９ビツトバイト出力を元
のまま出力する。書込レジスタ８は演算結果をセ
ツトしメモリへ格納する。選択回路１０はメモリ
から信号線１００を経由して送られてくる読出デ
ータ信号とクロスバスイツチ９の出力とを切替え
る。この選択回路の出力は４ワード×72ビツトの
オペランドバツフア１１へ格納される。オペラン
ドバツフア１１から読出される72ビツト幅のオペ
ランドはクロスバスイツチ９へ入力される。クロ
スバスイツチ９はオペランドバツフア１１、選択
回路６，10進加減算器７の夫々の出力を切替えて
第１出力を選択回路１０へ、第２出力を第１オペ
ランドレジスタ１へ、第３出力を第２オペランド
レジスタ２へセツトする。演算制御回路１２は以
上の10進演算をマイクロプログラムで制御する。
ａはシフト桁数が奇数（本例では３桁分）の場合
でこのようにシフトすると14のように各９ビツト
バイトで最上位ビツトとそれに続く上位桁（４ビ
ツトの10進数）を置換する。また第３図ｂはシフ
ト桁数が偶数（本例では２桁分）の場合で、この
ときはシフト機能回路の９ビツトバイト出力を元
のまま出力する。書込レジスタ８は演算結果をセ
ツトしメモリへ格納する。選択回路１０はメモリ
から信号線１００を経由して送られてくる読出デ
ータ信号とクロスバスイツチ９の出力とを切替え
る。この選択回路の出力は４ワード×72ビツトの
オペランドバツフア１１へ格納される。オペラン
ドバツフア１１から読出される72ビツト幅のオペ
ランドはクロスバスイツチ９へ入力される。クロ
スバスイツチ９はオペランドバツフア１１、選択
回路６，10進加減算器７の夫々の出力を切替えて
第１出力を選択回路１０へ、第２出力を第１オペ
ランドレジスタ１へ、第３出力を第２オペランド
レジスタ２へセツトする。演算制御回路１２は以
上の10進演算をマイクロプログラムで制御する。
次に本発明の動作を従来技術の装置と比較す
る。従来の９ビツトバイトに２桁分の10進数を含
む10進データの演算制御は次の３段階に分かれて
いる。
る。従来の９ビツトバイトに２桁分の10進数を含
む10進データの演算制御は次の３段階に分かれて
いる。
８ビツトバイトへのデータ変換
これは９ビツトバイトを８ビツトバイトへ第
４図のようにデータ変換する。
４図のようにデータ変換する。
命令での規定演算
10進加減算等の演算実行である。
９ビツトバイトへの逆変換
の逆変換で、９ビツトバイトの最上位ビツ
トには０を挿入する。
トには０を挿入する。
これに対して本発明では上述のようにとの変
換、逆変換サイクルを経由せず９ビツトバイトの
データフオーマツトのままで演算処理を実行して
いる。すなわち10進加減算器７では９ビツトバイ
トの最上位ビツトを除いて10進加減算を行ない、
シフト機能回路５でのシフト桁数が奇数の場合、
選択回路６では、偶数番目の10進数桁と10進数桁
の下位に続く１ビツトを入換えるようにしてあ
る。これにより変換しない分だけ10進演算命令の
実行時間を短縮でき、９ビツトバイト、８ビツト
バイトの変換、逆変換回路を設けないことにより
金物量を削減できる。
換、逆変換サイクルを経由せず９ビツトバイトの
データフオーマツトのままで演算処理を実行して
いる。すなわち10進加減算器７では９ビツトバイ
トの最上位ビツトを除いて10進加減算を行ない、
シフト機能回路５でのシフト桁数が奇数の場合、
選択回路６では、偶数番目の10進数桁と10進数桁
の下位に続く１ビツトを入換えるようにしてあ
る。これにより変換しない分だけ10進演算命令の
実行時間を短縮でき、９ビツトバイト、８ビツト
バイトの変換、逆変換回路を設けないことにより
金物量を削減できる。
本発明よるシフト回路は以上説明したように９
ビツトバイトから８ビツトバイトへの変換回路を
設けず、９ビツトバイトの10進データ形態でシフ
ト機能を実現できるので、データ処理装置の命令
実行時間を短縮し、システム性能を向上させるこ
とができる。
ビツトバイトから８ビツトバイトへの変換回路を
設けず、９ビツトバイトの10進データ形態でシフ
ト機能を実現できるので、データ処理装置の命令
実行時間を短縮し、システム性能を向上させるこ
とができる。
第１図は９ビツトバイトと８ビツトバイトのデ
ータフオーマツトを示す図、第２図は本発明によ
るシフト回路によつて構成したデータ処理装置の
一実施例を示すブロツク図、第３図はシフト回路
のデータ置換の態様を示す図で、同図ａはシフト
桁数が奇数の場合、同図ｂはシフト桁数が偶数の
場合を示している。第４図は９ビツトバイトから
８ビツトバイトへの変換を示す図である。 １…第１オペランドレジスタ、２…第２オペラ
ンドレジスタ、３，４…選択回路、５…シフト機
能回路、６…選択回路（編集手段）、７…10進加
減算器、８…演算結果レジスタ、９…クロスバス
イツチ、１０…選択回路、１１…オペランドバツ
フア、１２…10進演算制御回路、１００…読出デ
ータ信号線、１０１…書込データ信号線。
ータフオーマツトを示す図、第２図は本発明によ
るシフト回路によつて構成したデータ処理装置の
一実施例を示すブロツク図、第３図はシフト回路
のデータ置換の態様を示す図で、同図ａはシフト
桁数が奇数の場合、同図ｂはシフト桁数が偶数の
場合を示している。第４図は９ビツトバイトから
８ビツトバイトへの変換を示す図である。 １…第１オペランドレジスタ、２…第２オペラ
ンドレジスタ、３，４…選択回路、５…シフト機
能回路、６…選択回路（編集手段）、７…10進加
減算器、８…演算結果レジスタ、９…クロスバス
イツチ、１０…選択回路、１１…オペランドバツ
フア、１２…10進演算制御回路、１００…読出デ
ータ信号線、１０１…書込データ信号線。
Claims (1)
- １ シフトすべき10進数の桁数Ｎに対してＮが偶
数のときN/2×９ビツトのシフトをし、Ｎが奇数
のときＮ−1/2×９＋５ビツトのシフトを行なう
シフト機能回路と、前進10進数の桁数Ｎが奇数の
場合に前記シフト機能回路出力の10進数番号が偶
数の10進数桁とこの10進数桁に続く下位１ビツト
の順序を入換え、偶数の場合には前記シフト機能
回路の出力を元のまま出力する編集手段とを含
み、９ビツトバイトのバツク形式の10進数を９ビ
ツトバイトのデータ形態のままでシフトするよう
に構成したことを特徴とするシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104830A JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
| US06/391,256 US4473894A (en) | 1981-07-03 | 1982-06-23 | Shift circuit which need no transformation between nine-bit-byte and eight-bit-byte data |
| FR8211663A FR2509070A1 (fr) | 1981-07-03 | 1982-07-02 | Circuit de decalage ne necessitant aucune transformation entre des donnees a multiplets a neuf bits et des donnees a multiplets a huit bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104830A JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585838A JPS585838A (ja) | 1983-01-13 |
| JPS6136653B2 true JPS6136653B2 (ja) | 1986-08-19 |
Family
ID=14391288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104830A Granted JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4473894A (ja) |
| JP (1) | JPS585838A (ja) |
| FR (1) | FR2509070A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831276B2 (ja) * | 1990-06-15 | 1996-03-27 | 松下電器産業株式会社 | 半導体メモリ |
| US5394450A (en) * | 1993-04-13 | 1995-02-28 | Waferscale Integration, Inc. | Circuit for performing arithmetic operations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3581285A (en) * | 1968-11-20 | 1971-05-25 | Honeywell Inc | Keyboard to memory peripheral device |
| US4141005A (en) * | 1976-11-11 | 1979-02-20 | International Business Machines Corporation | Data format converting apparatus for use in a digital data processor |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
-
1981
- 1981-07-03 JP JP56104830A patent/JPS585838A/ja active Granted
-
1982
- 1982-06-23 US US06/391,256 patent/US4473894A/en not_active Expired - Lifetime
- 1982-07-02 FR FR8211663A patent/FR2509070A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS585838A (ja) | 1983-01-13 |
| FR2509070B1 (ja) | 1984-06-08 |
| FR2509070A1 (fr) | 1983-01-07 |
| US4473894A (en) | 1984-09-25 |
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