JPS6137658B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は例えばデイジタルコンピユータに接続
される入出力回路の機能を自動的にチエツクする
チエツク装置に関する。

従来、デイジタルコンピユータと周辺機器との
間に設けられ、伝送データを両者の機能に合つた
形に所定処理して引き渡す役目を有する入出力回
路（インターフエース回路）は、例えばデータの
シリアルーパラレル変換動作を行なう。このよう
な入出力回路が正常に動作しているか否かをチエ
ツクするには、第１図に示すように擬似信号を発
生する回路１が設けられた試験機２をコンピユー
タ３に接続された入出力回路４に接続し、スイツ
チの手動切換によつてこの試験機２からシリアル
な擬似信号を入出力回路４シリアルーパラレル変
換回路５に供給してチエツクするか、あるいは第
２図に示すように、コンピユータ３に接続されて
いる入出力回路４内に擬似信号を発生する回路６
を設け、内部スイツチ７を周辺機器８から切換え
ることにより、この擬似信号をシリアルーパラレ
ル変換回路５に供給して、該回路５の動作をチエ
ツクするようにしている。

上記の様に従来の入出力回路のチエツクは、チ
エツク対象となる機器に対して試験器を接続した
り、あるいはチエツク対象となる機器内部にスイ
ツチの切換えによつて得られるテスト信号を設け
ることにより行なつており、チエツク時には、オ
ペレータは本来のコンピユータシステム動作から
離れ、試験機材の操作やスイツチの操作等の人為
的操作を行なわなければならず、煩わしいばかり
でなくシステム効率を低下させる。

本発明は上記の事情に鑑みてなされたもので、
周辺機器とコンピユータとの間における転送デー
タの有無にかかわらず、入出力回路が正常に機能
しているか否かのチエツクをコンピユータから送
られてくるチエツクデータに基づきシステム効率
を低下させることなく自動的に行うことができる
入出力回路のチエツク装置を提供することを目的
とする。

以下、図面を参照して本発明の一実施例を説明
する。第３図は、本発明のチエツク装置をコンピ
ユータシステムに適用した場合を示している。第
３図において、１１は中央処理装置を含むデイジ
タルコンピユータ、１２はこのコンピユータ１１
に定期的にデータの伝送を行う周辺機器、１３は
入出力回路であり、周辺機器１２から送られてく
る所定ビツト長の転送データは入出力回路１３で
所定のデータ処理を施された後、コモンバスを通
じて前記コンピユータ１１に転送される。前記入
出力回路１３は、周辺機器１２から伝送されてく
るシリアルな転送データを導き分岐し、その分岐
信号の一方を後述するシリアルーパラレル変換回
路に供給する分岐回路（尚図中では結線で表わさ
れる）と、この分岐回路で分岐された他方の信号
を導入し、転送データの存在する期間を検出して
少なくともこの期間後述するゲート回路を閉じる
ようにゲート回路に制御信号を導出する検出回路
２８と、この検出回路２８からの制御信号と図示
しないクロツク発振器からのクロツクによつてゲ
ート動作を行ない、周辺機器の機器番号信号に対
応してコンピユータ１１から送られてくる所定ビ
ツト長のチエツクデータを格納するレジスタ１９
からこのチエツクデータをシリアルに読み出すゲ
ート回路２０と、このゲート回路２０から読み出
されたシリアルなチエツクデータと前記周辺機器
１２から送られてくるシリアルな転送データとの
論理和をとるオア回路２１と、このオア回路２１
から出力されるシリアルなデータをコンピユータ
１１からの機器番号信号に基づいてパラレルなデ
ータに変換するシリアルーパラレル変換回路２２
とを有する。

前記検出回路２８は、周辺機器１２から伝送さ
れてくるシリアルな転送データの期間を検出する
再トリガモノステーブル・マルチバイブレータ
（以下再トリガモノマルチと称す）１５と、定期
的に送られてくるシリアル転送データの周期に相
当する時間幅に設定され、シリアル転送データの
有無を検出する他の再トリガモノマルチ１６と、
これら両方のモノマルチ１５，１６の出力の論理
和をとるオア回路１７と、このオア回路１７から
の出力によつて所定時間後に駆動され、あるいは
オア回路１７の出力がなくなると自動的に一定周
期で所定期間のゲート信号（制御信号）を出力す
るタイマー回路１８とを有している。尚この入出
力回路１３には多数の周辺機器からの転送データ
をコンピユータ１１に伝送する際に、リクエスト
信号によつてコンピユータ１１に割込みをかける
制御回路を有している。

一方、コンピユータ１１はチエツクデータが格
納されているレジスタ２４と、入出力回路１３か
ら送られてくるチエツクデータを格納するレジス
タ２５と、これら両レジスタ２４，２５の内容を
制御回路２６からの制御タイミング信号によつて
一致しているか否かの比較を行う比較器２７とを
有する。この比較器２７は比較の結果、両レジス
タ２４，２５の内容が一致していなければ、不一
致信号を制御回路２６に送出し、制御回路２６は
この不一致信号を受けて、エラー信号を送出す
る。またこの制御回路２６は前記変換回路２２の
変換終了後のリクエスト信号を受けて、所定のタ
イミングで前記レジスタ２４からチエツクデータ
を入出力回路１３へ送り出すように制御する。

次に上記の様に構成されたチエツク装置の動作
を第４図に示すタイムチヤートを参照して説明す
る。今、周辺機器１２から第４図ａに示すような
シリアルな所定ビツト長の転送データが入出力回
路１３に送られてくると、検出回路２８の再トリ
ガモノマルチ１５は動作し、第４図ｂに示すよう
な略転送データ長に相当する時間幅ｔ１を有する
パルスを出力する。この再トリガモノマルチ１５
の出力パルスの立ち上がりで、第４図ｃに示すよ
うに他の再トリガモノマルチ１６が動作し、略シ
リアル転送データの周期に相当する時間幅ｔ２に
設定されたパルスが出力される。尚第４図では次
の再トリガモノマルチ１５の出力パルスにより他
の再トリガモノマルチ１６は引き続き動作してい
る。また前記時間幅ｔ２は、定期的にシリアル転
送データが送られてくるので、予めシリアル転送
データ間の空き時間がわかつているものとして設
定されている。

前記再トリガモノマルチ１５の出力パルスはオ
ア回路１７を介してタイマー回路１８に供給され
るので、このタイマー回路１８からは第４図ｄに
示すように再トリガモノマルチ１５の出力パルス
の立ち下がりから時間ｔ３遅れて、時間幅ｔ４を
有するゲート信号を出力する。このゲート信号は
勿論シリアル転送データ間の空き時間に設定され
ており、第４図ｅに示すシリアルなチエツクデー
タCD１〜CD４のビツト長に相当する時間幅ｔ４
を有する。またタイマー回路１８での遅延設定時
間ｔ３は第６図ｆに示すようなシリアルーパラレ
ル変換回路２２でシリアル転送データをパラレル
転送データに変換処理する時間ｔ５を考慮して設
定されていると共にオア回路１７からタイマー１
８に入力が無い時は自動的に時間ｔ３毎にゲート
信号を出力する。

一方、周辺機器１２から送られてきたシリアル
な転送データＤ１はオア回路２１を介してシリア
ルーパラレル変換回路２２に供給され、ここで第
６図ｆに示す処理時間ｔ５でシリアルデータから
パラレルデータに変換処理される。この変換処理
が終つた時点で入出力回路１３の制御回路から第
６図ｈに示すリクエスト信号をコモンバス１４を
通じてコンピユータ１１に送出し、割込みをかけ
る。コンピユータ１１がデータ受付可能状態にな
るとコンピユータ１１からコモンバス１４を通じ
て第６図ｉに示すように必要とする周辺機器１２
の機器番号を入出力回路１３に送出する。この機
器番号に基づいてシリアルーパラレル変換回路２
２から第４図ｇに示すように入力バス２３に出力
されたパラレルデータはコモンバス１４を通じて
コンピユータ１１に読み込まれ、図示しない記憶
回路に格納される。一方、コンピユータ１１から
入出力回路１３に機器番号が送出された時点で、
コンピユータ１１内のレジスタ２４に記憶されて
いるチエツクデータはコモンバス１４を通じて入
出力回路１３のレジスタ１９に格納される。この
レジスタ１９に格納されたチエツクデータは、前
記第４図ｄに示すタイマー回路１８のゲート信号
と内部クロツクとによりゲート２０内で発生した
シフトクロツクによりゲート２０に順次読出さ
れ、結局ゲート２０からは第４図ｅに示すような
シリアルなチエツクデータCD１が出力される。
このゲート２０からのシリアルなチエツクデータ
CD１はオア回路２１を介してシリアルーパラレ
ル変換回路２２に供給され、ここで第４図ｆで示
すシリアルーパラレル変換処理時間ｔ５でシリア
ルなチエツクデータからパラレルなチエツクデー
タに変換される。このシリアルーパラレル変換回
路２２での処理が終了すると、図示しない入出力
回路１３の制御回路から第４図ｈに示すリクエス
ト信号がコモンバス１４を通じてコンピユータ１
１に送られ、コンピユータ１１に割込みをかけ
る。コンピユータ１１は、割込み可能状態となる
と、第４図ｉに示すように周辺機器１２の機器番
号をコモンバス１４を通じて入出力回路１３のシ
リアルーパラレル変換回路２２に供給し、この回
路２２から第４図ｇに示すように入力バス２３に
パラレルなチエツクデータを読み出し、コモンバ
ス１４を介してコンピユータ１１のレジスタ２５
に格納する。このレジスタ２５にチエツクデータ
が格納された後所定のタイミングで制御回路２６
からのタイミング信号によつてチエツクデータが
記憶されているレジスタ２４と入出力回路１３か
ら送られてきたチエツクデータを格納したレジス
タ２５とがビツトパラレルに比較回路２７で比較
され、比較の結果、両レジスタ２４，２５の内容
が一致していれば、入出力回路１３のシリアルー
パラレル変換回路２２は正常に機能していること
になるので、コンピユータ１１は周辺機器１２か
ら新しいデータを受け入れる動作に移る。尚、比
較作業が終了すると制御回路２６からリセツト信
号が出てレジスタ２５をリセツトする。一方比較
の結果、両レジスタ２４，２５の内容が異なつて
いると、比較回路２７は不一致信号を制御回路２
６に送出し、制御回路２６はこの不一致信号を受
けてエラー信号を送出し、このエラー信号によつ
て図示しない表示回路にエラー表示にさせる。オ
ペレータはこのエラー表示を見てシステム動作を
停止し、そのエラー処置を行なう。第４図ａに示
すシリアルな転送データＤ２及び第４図ｅに示す
シリアルなチエツクデータCD２も前述と同様の
動作によりパラレルデータに変換されてコンピユ
ータ１１に転送される。

次に周辺機器１２から、シリアルな転送データ
が伝送されて来ない時、即ちＤ２以降について説
明する。シリアルな転送データＤ２によつて再ト
リガモノマルチ１５は第４図ｂに示すように動作
し、この再トリガモノマルチ１５の出力パルスに
よつて再トリガモノマルチ１６は引き続き動作状
態を保持するが、データＤ２以降に新たなデータ
がないので所定時間ｔ２後に第４図ｃに示すよう
に“０”レベルとなる。この再トリガモノマルチ
１６の“０”レベルへの反転によつて転送データ
が無いことが検出される。転送データ無しが再ト
リガモノマルチ１６によつて検出されると、オア
回路１７を介したこのモノマルチ１６の反転出力
によつてタイマー回路１８を作動させる。タイマ
ー回路１８は第４図ｄに示すようにデータの転送
無し状態が検知されている間、（t3＋t4）を周期
にして、レジスタ１９からチエツクデータをシリ
アルに読み出すための期間ｔ４を有するゲート信
号を発生する。

周辺機器１２から転送データが送られてくるま
で、以下前述と同様の動作によつててチエツクデ
ータCD３，CD４のみがレジスタ１９からゲート
２０、オア回路２１を介してシリアルーパラレル
変換回路２２に供給され、ここでシリアルなチエ
ツクデータからパラレルなチエツクデータに変換
されコンピユータ１１に転送される。コンピユー
タ１１は前述同様転送されたチエツクデータと送
出したチエツクデータとの比較をとることによつ
て入出力回路１３のシリアルーパラレル変換回路
２２が正常に機能しているか否かにチエツクを行
う。

上述したチエツク装置によれば、入出力回路１
３の機能正常か否かのチエツクは従来の如く、試
験機の接続あるいはスイツチの切換等の人為的操
作を必要とするチエツクからコンピユータ１１か
らのチエツクデータを用いることにより自動的に
しかも簡単に行なえる。また周辺機器から転送デ
ータがある場合には転送データ間のあき時間を利
用してチエツクを行うようにしているのでコンピ
ユータのシステム動作及びシステム効率に影響を
及ぼすことがなく、しなも転送データが無い場合
にも入出力回路のチエツクを行なつているので信
頼性のあるチエツク装置とすることができる。

以上、説明したように本発明によれば、周辺機
器とコンピユータとの間における転送データが有
る場合には転送データ間のあき時間を利用して、
転送データが無い場合には定期的にコンピユータ
から送られてくるチエツクデータに基づき入出力
回路の機能をチエツクするようにしているので、
システム効率を低下することなく自動的の入出力
回路の機能診断ができるチエツク装置を提供する
ことができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来の入出力回
路のチエツク装置を示す構成説明図、第３図は本
発明に係る入出力回路のチエツク装置の一実施例
を示す構成説明図、第４図は第３図の動作を説明
するために示すタイミング図である。 １１…コンピユータ、１２…周辺機器、１３…
入出力回路、１５，１６…再トリガモノマルチ、
１８…タイマー回路、２０…ゲート、１９，２
４，２５…レジスタ、２２…シリアールパラレル
変換回路、２７…比較回路、２８…検出回路。

Claims (1)

【特許請求の範囲】
1. １ 外部から供給される第１の形態の第１の信号
   を第２の形態の信号に変換する変換手段と、前記
   第１の信号の有無を検出する検出手段と、チエツ
   クデータが記憶された第１のレジスタと、この第
   １のレジスタからチエツクデータが供給されチエ
   ツクデータを前記第１の形態で出力する出力手段
   と、この出力手段からのチエツクデータ及び前記
   検出手段の出力信号が供給され前記第１の信号が
   有る場合は前記第１の信号が検出されてから前記
   第１の信号の信号長よりも長い所定時間後にゲー
   トを開状態にし、前記第１の信号が無い場合は周
   期的にゲートを開状態にして前記出力手段からの
   チエツクデータを第２の信号として前記変換手段
   に供給するゲート手段と、前記変換手段の前記第
   ２の信号に対応した変換出力データを記憶する第
   ２のレジスタと、この第２のレジスタ及び前記第
   １のレジスタに記憶されたデータを比較しデータ
   の一致の有無を検出する比較手段とを具備する入
   出力回路のチエツク装置。