JPS6137719B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置の試験方法及び装置
に関するものであつて、特に専用コンピユータプ
ログラムを利用する試験方法及び装置に関するも
のである。

従来、半導体メモリ装置の試験に専用コンピユ
ータを使用することは公知である。或る従来技術
においては、メモリ装置がシステムに組み込まれ
て適切に機能することを確かめる為に、動作中に
遭遇すべき最も簡単な状態のみならず最も複雑な
状態を表わす最も複雑なテストパターンでメモリ
装置の各ビツトを試験することが必要である。通
常、いくつかの試験を行なうが、その場合に１及
び０の所定のパターンにさせてその内の１つのビ
ツトを変化させ、メモリ装置内の全ビツトを再チ
エツクする。この様な試験は、各ビツトを数回変
化する迄続けられるが、各ビツトを変化させた後
には全メモリアレイを再チエツクする。従つて、
この様な従来技術では、最小N²T個のビツトをチ
エツクすることが必要である。尚、ここでＮはメ
モリ装置内のビツト数、Ｔは各ビツトが変化され
る回数である。これから分かる様に、試験時間
は、メモリ装置内のビツト数の２乗に比例して増
加する。従つて、大型メモリ装置の場合には、試
験時間はメモリ装置１個当り数時間になることも
あり、極めて非能率的であると共に高価になる。

本発明は、以上の点に鑑みなされたものであつ
て、従来の半導体メモリ装置試験において必要と
されていた多数のビツトチエツクの必要性を取り
除いた試験方法及び装置を提供することを目的と
する。即ち、本発明によれば、最初に簡単なテス
トパターンでメモリ装置の試験を行ない、次いで
順次操作条件を変化させて当該メモリ装置の適切
な動作の為に指定された操作隅界を越えて試験を
行なう。操作条件が変化していくと、メモリ装置
内の最も弱いビツトが最初に機能障害を起こす。
そして、これらの最も弱いビツトの位置をコンピ
ユータの記憶装置内に格納する。次いで、１組の
複雑なテストパターンを使用して、正常な操作条
件として指定された操作条件にセツトしてこれら
の最も弱いビツトに関してのみ試験を行なう。次
いで、この最後の複雑なテストパターンの組の試
験結果に基づいて試験中のメモリ装置の処分に付
き決定する。従つて、従来技術と比べ本発明にお
いては試験時間が著しく短縮されており、又費用
をかなり削減することが可能である。

本発明は、各セルが１個のビツトを格納可能な
複数個のメモリセルを有する半導体メモリ装置を
試験する為の独特の専用コンピユータアルゴリズ
ムを使用するものである。本発明のアルゴリズム
は、必要とされる試験回数を従来技術の場合より
も著しく減少させている。第１図のフローチヤー
トに示す如く、本発明によれば、最初に、簡単な
電圧及び速度試験を行なうと共に簡単なメモリ試
験、例えば簡単なデータパターンをメモリ装置内
に書き込み各ビツトを１度チエツクする等の試験
を行なう。簡単なデータパターンを用いてメモリ
装置内の全てのビツトが最も寛大な操作条件の下
で機能し得るか否かを判定する。この様な簡単な
メモリデータパターンとしては、例えば第２Ａ図
及び第２Ｂ図に示した如く、全ビツトに論理１を
書き込むことや、全てのビツトに論理０を書き込
むこと等がある。

第２Ｃ図及び第２Ｄ図は、夫々、チエツカーボ
ード及び逆チエツカーボードとして知られている
簡単なメモリデータパターンを示している。これ
らのチエツカーボード及び逆チエツカーボードの
パターンを使用する簡単な試験においては、メモ
リ装置内に１及び０が交互するパターンを書き込
み、次いでメモリ装置内に実際に格納されたもの
がチエツカーボードパターンか否か確かめる為に
各ビツトを１度にチエツクする。簡単な試験で
は、メモリ装置の各ビツトを１度チエツクするだ
けであるから、極めて迅速に行なわれる。この様
な簡単な試験に合格したメモリ装置については更
に同じ簡単なテストパターンを用い、試験中のメ
モリ装置に順次変化させながら、適切な動作の為
に指定された限界を越えて、種々の操作条件（例
えば、電源電圧、入力クロツクパルス、操作周波
数、等）を与えて、メモリ装置内の１個以上のビ
ツトが機能障害を起こすまで試験を行なう。これ
らの機能障害を起こしたビツトはメモリ装置内の
最も弱いビツトであり、メモリ装置に与えられた
全ての操作条件が適切な動作の為に指定された範
囲内のものであつたとしても機能障害を起こす可
能性のあるビツトである。

これら少数の最も弱いビツト及びそれらに構造
的に又は操作上密接に関連したビツト（即ち、ア
ドレス位置が数値的に密接に関連したビツト）
が、複雑なテストパターンのテストやシステム内
での実際に使用する場合に最も機能障害を起こし
易いビツトである。設計上或いは製造上の制限か
ら、特定の型のメモリ装置に対してその他の弱い
ビツトの存在を感知することも可能であり、これ
らを弱いビツトの組に入れることもできる。これ
ら少数の弱いビツトに対して複雑なテストパター
ンを使用し正常なメモリ装置指定限界で試験を行
ない、これらのビツトが正常な操作条件の下で適
切に機能するか否か判断する。これらの最も弱い
ビツトが正常な操作条件の下で適切に機能するな
らば、メモリ装置全体も同様に適切な機能を行な
うと言える。

この弱いビツトを探し出す手順は、テスト条件
（電源電圧、入力クロツクパルス、操作周波数、
等）を変化させながら繰り返し行ない弱いビツト
の幾つかの組を作り、これら全ての組を複雑なテ
ストパターンを使用し正常のテスト条件下で試験
することとしても良い。複雑なテストパターンと
は、メモリ装置内の所定のパターンを書き込み、
１つのビツトのみを変化させてメモリ装置の各ビ
ツトを再チエツクすること等である。以上の如
く、本発明では、簡単なテストパターンを用いて
全てのビツトを試験し、次いで複雑なテストパタ
ーンを用いて最も弱いビツトとして探し出された
比較的少数のビツトについてのみ試験を行なうの
で、メモリ装置に関して行なう実際のテスト回数
は従来技術の場合と比較して著しく減少されてお
り、その結果実際の試験時間及び費用の面で著し
く改善されている。本発明によれば、ビツトの実
際のチエツク回数をN²TからNT、ないしはそれ
に小さな係数を掛けたものに減少させている。こ
の様にテスト回数を大幅に減少させているので、
半導体メモリ装置の試験に要する時間及び費用を
大幅に削減することが可能である。

現在、特に半導体試験用に設計された種々の専
用コンピユータが市販されている。本発明は、こ
の様なコンピユータで試験中の半導体装置に広範
囲の入力条件を与えることが可能であり、試験中
のメモリ装置の機能障害を起こしているビツトの
アドレス位置を探し出し、後で複雑なテストパタ
ーンで試験する場合に使用する為に試験用コンピ
ユータ記憶装置内にこれら機能障害を起こしてい
るビツト位置を格納することの可能なものなら孰
れのものでも実施可能である。現在入手可能なこ
の様な専用コンピユータとしては、フエアチアイ
ルド・カメラ・アンド・インストルメント・コー
ポレーシヨンで製造しているエツクスインコム
（Xincom）や、セントリー・アール・シリーズ
（Senty Ｒ series）等がある。

本発明を使用可能なコンピユータ試験方式ない
しシステムの好適構成においては、中央処理装置
（CPU）、メモリ，オペレータとCPUとの間のイ
ンターフエース，基準電圧源，デバイス電力源，
タイミング発生器，及び試験中の半導体装置の出
力状態を試験するのに使用されるタイミング発生
器をストローブするストローブ手段を有するもの
である。第３図には、本発明を実施するのに使用
可能な基本的試験方式のブロツク線図を示してあ
る。コンピユータ記憶装置１は、半導体装置をテ
ストする為に用いられる命令の組と、本発明のア
ルゴリズムを用いて決定された弱いビツトの位置
を包含する試験プログラムを格納する為に用いら
れる。中央処理装置（CPU）２は、コンピユー
タ記憶装置内に格納されている命令の組を用いて
本コンピユータ試験方式の全てのコンポーネント
を正確に制御する。オペレータ・インターフエー
ス３は、本試験方式を人が制御することを可能に
している。この様なオペレータ・インターフエー
スは、通常、ビデオ・キーボード端子（VKT）、
硬質コピーデータ出力用のラインプリンタ，及び
個々のメモリ装置の試験を開始したりインタラプ
トしたりする手段を有する。

試験中の装置のインターフエース４は屡々ピ
ン・エレクトロニクスと呼称される。このピン・
エレクトロニクスの公知の構成では、試験中の装
置（DUT）５を試験する為に必要な電子信号を
付与する手段を有する。第４図は、インターフエ
ース４の更に詳細なブロツク線図を示すもので、
そこにはCPU２とDUT５とがDUTインターフエ
ース４との関係で示されている。インターフエー
ス４はタイミング発生器１１を有しており、該タ
イミング発生器１１は、DUT５の操作及び試験
に必要な同期及びタイミング信号を与える。又、
タイミング発生器１１は、DUT５の出力ピンを
ストロークする為の手段を与えており、特定の時
間に夫等の論理状態を決定させている。DUT５
に公知の１組のアドレス及びデータ入力を与え、
かつ特定の時間遅れをもつてDUT５のデータ出
力をストローブすることによつて、メモリ装置の
機能性を判別することが可能である。

基準電圧源１２は、論理０及び論理１に対応す
る基準電圧を与える。試験プログラムからの要求
によつてこれらの基準電圧はDUT５の入力ピン
に与えられ、DUT５の出力が０に対応するレベ
ルにあるか１に対応するレベルにあるかを比較判
別する為に使用される。デバイス電力源１３は特
定の電圧で操作電力をDUT５に供給する。

コンパレータ１５でタイミング発生器１１から
のストローブ信号で特定された時間に、基準電圧
源１２からの基準電圧とDUT５の出力とを比較
する。コンパレータ１５からの出力をCPU２に
フイードバツクさせ、次いでCPU２はDUT５の
出力端に実際に存在する論理状態と記憶装置１内
に格納された正しい状態とを比較する。そして、
実際に存在する論理状態が記憶装置内に格納され
ている正しい状態と正確に整合する場合には、試
験中の装置５は適切に機能したことを意味する。
一方、これらの測定した状態と格納した正しい状
態とが不整合の場合には、試験中の装置５が適切
に機能しなかつたことを意味する。

負荷盤１４は、各タイミング発生器１１，基準
電圧源１２，デバイス電力源１３，及びコンパレ
ータ１５をDUT５の正しいピンに適切に接続さ
せる為の手段である。該負荷盤１４は、DUT５
挿入用のソケツト，ワイヤ接続線及びテストプロ
グラムで決められる試験手順の際に種々の点で接
続及び断線を可能とするリレーを有するプリント
配線基板から構成しても良い。

本発明に基づく専用試験コンピユータを操作す
る際に、第３図に示したオペレータ・インターフ
エース３を用いて試験手順（第１図参照）を開始
させる。CPU２は記憶装置１内に格納されてい
るテストプログラムを読み出し、所定のテスト条
件の組をDUT５に与える様にDUTインターフエ
ース４を制御する。このテスト条件の第１の組
は、デバイス電力源電圧１３を試験中の装置５の
適切な操作の為に特定された範囲内のレベルにセ
ツテイングし、又操作周波数がDUT５の適切な
操作の為に特定したものを越えない様にタイミン
グ発生器１１の周期をセツテイングすること等を
包含する。このテスト条件の第１の組は、更に、
DUT５の出力をストローブする為に用いられる
タイミング発生器１１の遅れを、入力条件におけ
る変化とメモリ装置の適切な操作の為に十分は出
力状態の判別との間の時間遅れを許容する様な値
にセツテイングすることを包含することも可能で
ある。基準電圧レベルも夫等の所望のレベルにセ
ツトすれば良い。

次いで、記憶装置１内に格納されているテスト
プログラムはCPU２に命令を与えて、種々の入
力状態をDUT５に印加する。この時点における
試験プログラムの入力状態は比較的簡単なテスト
パターンに該当するものであつて、例えばDUT
５の全てに０を書き込み、次いで、DUT５の全
てのビツトを読み出してその全てが０か否かを判
別するというもの等である。この時点で何れかの
ビツトが１の場合には、メモリ装置は最も簡単な
テストパターンも失格したことになり、従つて、
排除される。

DUT５がこの簡単なテストをパスすると、テ
ストプログラムはCPU２に命令を送つて他の簡
単なテストパターン、例えばDUT５の全てのビ
ツトに１を書き込ませ、次いで、各ビツトが１で
あることをチエツクする為に各ビツトを読み出さ
せること等、を使用させる。幾つかのその他の簡
単なテストパターン、例えば第２Ｃ図のチエツカ
ーボードや第２Ｄ図の逆チエツカーボード、をこ
の段階で使用し、最小の試験時間しか必要としな
い数種の簡単なテストパターンを用いて大まかな
機能欠陥に対するメモリ装置の選別を行なう。

簡単なテストパターンの何れかに失格したメモ
リ装置は排除する。当該操作条件の下で全ての簡
単なテストパターンにパスしたメモリ装置に付い
ては、同一の簡単なテストパターンを用い基本的
な操作パラメータの１つ以上を変化させながら更
に試験を行なう。この操作パラメータには、電力
源レベル，基準電圧レベル，タイミンブ発生器周
期（操作周波数），及びDUT５の入力とその出力
のストローブとの間の遅れ等がある。

例えば、テストのこの時点において、テストプ
ログラムからCPU２に命令を与え、他の操作パ
ラメータを一定維持しながら電力源電圧を減少さ
せる。次いで、最も簡単なテストパターンを繰り
返し行ないDUT５の機能障害を起こすビツトを
判別する。DUT５が全ての簡単なテストパター
ンをパスした場合には、CPU２は命令を受けて
更に電力源電圧を変化させる。テストプログラム
の内容に従つてこの操作パラメータの漸増変化が
継続される。テストプログラムは、メモリ装置の
正常操作に指定された範囲を越えた所定の端点値
に達する迄、又は所定数のビツトが機能障害を起
こす迄、操作パラメータを変化させることを継続
する様にCPU２に命令を与えるべく構成され
る。テストのこの時点で、機能障害を起こしたビ
ツト位置を記憶装置１内に格納する。

又、テストプログラムは、この時点でCPU２
に命令を与えて電力源電圧を正常な操作範囲に戻
させ、更に別のビツトが機能障害も起こす迄別の
パラメータを漸増させながら簡単なテストパター
ンを繰り返し実施する様に構成しても良い。更
に、幾つかのパラメータが一度に漸増される様に
テストプログラムを構成することも可能であり、
この場合には試験時間を更に減少させることが可
能である。

以上の結果、記憶装置１は機能障害を起こした
ビツトに対応する１組のアドレスを有することと
なる。尚、これらビツトはDUT５の最も弱いビ
ツトであり、正常な操作条件の下でさえも機能障
害を起こす確率の最も高いものである。又、記憶
装置１は、これらの弱いビツトに構造上又は操作
上隣接するビツトを決定することを可能とするビ
ツトの表をテストプログラムの１部として有する
ことが可能である。

次いで、CPU２はテストプログラムから命令
を受けて全ての操作パラメータをメモリ装置の適
切な操作の為にに指定された範囲内のレベルに復
帰させる。この時点で、弱いビツトの組（又は、
弱いビツトの組とこれら弱いビツトに構造上 及
び／又は 操作上隣接するビツト）についてのみ
複雑なテストパターンを使用して更にテストを行
なう。複雑なテストパターンは簡単なテストパタ
ーンよりも長時間のコンピユータタイムを必要と
するが、複雑なテストパターンでテストすべきビ
ツト数はテスト中のメモリ装置の全アレイを形成
するビツト数と比べて著しく少なくなつている。
従つて、全試験時間は減少される一方、操作シス
テム内で実際に使用する前にメモリ装置の完全な
試験を行なうことを可能としている。

【図面の簡単な説明】

第１図は本発明のアルゴリズムを示したフロー
チヤート図、第２Ａ図乃至第２Ｄ図は半導体メモ
リ装置を試験するのに使用される幾つかのタイプ
のデータパターンを示した説明図、第３図は本発
明を適用可能な専用テストコンピユータの構成を
示したブロツク線図、第４図は中央処理装置、試
験中の装置、これらの装置の間のインターフエー
スの関係を示すブロツク線図、である。 符号の説明、１：コンピユータ記憶装置、２：
中央処理装置、３：オペレータ・インターフエー
ス、４：試験中の装置のインターフエース、５：
試験中の装置、１１：タイミング発生器、１２：
基準電圧源、１３：デバイス電力源、１４：負荷
盤、１５：コンパレータ。

Claims (1)

1. 【特許請求の範囲】 １ 各セルが１ビツトを格納可能な複数個のメモ
   リセルを有する半導体メモリ装置をコンピユータ
   及び該コンピユータへの１組の命令を使用して試
   験する方法において、前記半導体メモリ装置内の
   １個以上のセルが適切に機能しなくなる迄少なく
   とも１つの装置操作条件を前記半導体メモリ装置
   の適切な機能の為に特定された限界を越えて変化
   させる少なくとも１つの第１テストパターンで前
   記半導体メモリ装置を試験し、尚前記特定した限
   界を越えた時に適切に機能しなくなつた前記１個
   以上のセルは前記半導体メモリ装置の弱いセルで
   あり、前記半導体メモリ装置内の前記弱いセルの
   位置を前記コンピユータ内に格納し、前記半導体
   メモリ装置の適切な動作の為に特定された操作条
   件の範囲内で前記弱いセルのみを少なくとも１つ
   の第２テストパターンで試験して前記弱いセルが
   適切に機能するか否かを判別し、前記第２テスト
   パターンでの試験の結果に基づいて前記半導体メ
   モリ装置の良否を類別する、上記各ステツプを有
   することを特徴とする方法。 ２ 特許請求の範囲第１項において、前記第２テ
   ストパターンは前記第１テストパターンよりも一
   層複雑であることを特徴とする方法。 ３ 特許請求の範囲第１項又は第２項において、
   前記第１テストパターンでの試験のステツプの前
   に、前記半導体メモリ装置が簡単なテストパター
   ンで適切に動作するか否かを判別する為に前記半
   導体メモリ装置は前記簡単なテストパターンでの
   予備試験が行われており、その際に前記半導体メ
   モリ装置が前記簡単なテストパターンで適切に動
   作しなかつた場合にはそれが欠陥装置として類別
   されることを特徴とする方法。 ４ 特許請求の範囲第１項乃至第３項の内の何れ
   か１項において、前記弱いセル及び前記弱いセル
   の物理的近傍に位置した前記半導体メモリ装置内
   の他のセルを、前記第２テストパターンでの試験
   ステツプで試験して、前記半導体メモリ装置全体
   が適切に機能するか否かを判別することを特徴と
   する方法。 ５ 特許請求の範囲第１項乃至第３項の内の何れ
   か１項において、前記弱いセル及び前記弱いセル
   に操作上近接した前記半導体メモリ装置内に包含
   さえる他のセルを、前記第２テストパターンでの
   試験ステツプで試験して、前記半導体メモリ装置
   全体が適切に機能するか否かを判別することを特
   徴とする方法。 ６ 特許請求の範囲第１項乃至第３項の内の何れ
   か１項において、前記弱いセル及び設計及び製造
   上の制限から本来的に機能障害を起し易いと考え
   られる前記半導体メモリ装置内に包含されている
   他のセルを、前記第２テストパターンでの試験ス
   テツプで試験して、前記半導体メモリ装置全体が
   適切に機能するか否かを判別することを特徴とす
   る方法。 ７ 特許請求の範囲第１項乃至第６項の内の何れ
   か１項において、前記第１テストパターンでの試
   験ステツプ中に変化される前記操作条件は、前記
   半導体メモリ装置に印加される電源電圧であるこ
   とを特徴とする方法。 ８ 各セルが１ビツトを格納可能な複数個のメモ
   リセルを有すると共に入力端子と出力端子とを有
   する半導体メモリ装置の試験装置において、中央
   処理装置（CPU）、オペレータが前記中央処理装
   置を制御することを可能とするオペレータインタ
   ーフエース手段、前記試験されるべき半導体メモ
   リ装置と前記中央処理装置との間にインターフエ
   ースを確立する試験中の装置のインターフエース
   手段、前記半導体メモリ装置の弱いセルに対応す
   る１組のアドレス位置及び前記中央処理装置によ
   つて使用されるべき１組のCPU命令に対しての
   特定の格納空間を包含するメモリ手段、を有して
   おり、前記１組のCPU命令は、前記半導体メモ
   リ装置内の１個以上のセルが適切に機能しなくな
   る迄前記半導体メモリ装置の適切な機能の為に特
   定された限界を越えて少なくとも１つ以上の装置
   操作条件を変化させその際に適切に機能しなくな
   つたセルを前記弱いセルと類別する少なくとも１
   つの第１テストパターンで前記半導体メモリ装置
   を試験するステツプと、前記弱いセルのアドレス
   位置を前記格納空間内に格納するステツプと、対
   応するアドレス位置が前記特定の格納空間内に格
   納されている前記半導体メモリ装置の弱いセルの
   みを前記半導体メモリ装置の適切な操作の為に特
   定された操作条件の範囲内において少なくとも１
   つの第２テストパターンで試験して前記半導体メ
   モリ装置の全体としての良否を判別するステツプ
   とを有していることを特徴とする装置。 ９ 特許請求の範囲第８項において、前記試験中
   の装置のインターフエース手段が、所要に応じて
   論理１又は論理０の何れかに対応する電圧レベル
   の基準信号を供給する基準電圧供給手段、前記半
   導体メモリ装置を操作するのに必要とされる電力
   を供給する電力供給手段、前記半導体メモリ装置
   へタイミング及びクロツクパルスを供給するタイ
   ミング発生器手段、前記半導体メモリ装置からの
   出力信号の電圧レベルを前記基準電圧供給手段か
   らの前記基準信号の電圧レベルと比較する電圧比
   較器手段、前記基準電圧供給手段と前記電力供給
   手段と前記タイミング発生器手段と前記電圧比較
   器手段とを前記半導体メモリ装置の適宜の入力及
   び出力端子へ接続させる手段、を有することを特
   徴とする装置。 １０ 特許請求の範囲第８項又は第９項におい
   て、前記CPU命令は、更に、前記第１テストパ
   ターンでの試験のステツプの前であつて、前記半
   導体メモリ装置が簡単なテストパターンで適切に
   機能するか否かを判別する為に前記半導体メモリ
   装置を簡単なテストパターンで試験する予備試験
   ステツプを有することを特徴とする装置。 １１ 特許請求の範囲第８項乃至第１０項の内の
   何れか１項において、前記第２テストパターンは
   前記第１テストパターンよりも一層複雑であるこ
   とを特徴とする装置。