JPS6138652B2

JPS6138652B2 -

Info

Publication number: JPS6138652B2
Application number: JP53116467A
Authority: JP
Inventors: Nitsusen Niko; Yohannesu Obu Hetsuto Berudo Sebasuchianusu; Biremu Shunaidaa Henri
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-09-20
Filing date: 1978-09-20
Publication date: 1986-08-30
Also published as: GB2005882A; DE2742184A1; FI782836A7; AU3993978A; GB2005882B; JPS5456759A; NL7809224A; BE870554A; DE2742184C2; US4295158A; NZ188442A; ES473448A1; IT7869172A0; IT1107868B

Description

【発明の詳細な説明】本発明は電気入力パルス用の分周器入力端子お
よび電気出力信号用の分周器出力端子を有し、か
つカウンタ入力端子およびカウンタ出力端子を有
するＮ―位置カウンタを具え、前記分周器入力端
子を前記カウンタ入力端子に結合させると共に前
記分周器出力端子を前記カウンタ出力端子に接続
し、さらに信号極性スイツチおよびＢ―位置補助
カウンタを具え、該補助カウンタの補助カウンタ
入力端子を前記Ｎ―位置カウンタのカウンタ出力
端子に結合させ、かつ前記補助カウンタの出力パ
ルスによつて前記信号極性スイツチの作動を制御
し、前記信号極性スイツチのスイツチ入力端子を
前記分周器入力端子に結合させると共に前記信号
極性スイツチのスイツチ出力端子を前記Ｎ―位置
カウンタのカウンタ入力端子に結合させたデイジ
タル分周器に関するものである。

斯種形式の分周器は通常パルス繰返し周波数が
比較的高いパルス源からパルス繰返し周波数が低
いパルス列を得るのに用いられ、Ａ、ＢおよびＮ
を正の整数とし、かつＡおよびＢが共通除数を持
たない一般式Ｎ−Ａ／Ｂで表わされる非有理整数のフアクターによつて高周波を分周するＮ個の計数位
置を有するｎ―ビツトカウンタを具えている。

上述した種類の分周器は米国特許第3896387号
明細書、特に、第７および８図に関する実施例に
記載されており、この例における分周器は信号周
波数を４―１／２＝３１／２のフアクターによつて分周
する。この目的のため、分周器には信号極性スイツ
チおよび２―位置補助カウンタを設け、この補助
カウンタの入力端子をＮ―位置カウンタのカウン
タ出力端子に結合させ、補助カウンタの出力によ
つて信号極性スイツチを命令して、この極性スイ
ツチの入力端子を分周器入力端子に結合させると
共に極性スイツチの出力端子をＮ―位置カウンタ
のカウンタ入力端子に結合させている。

Ｂ―位置補助カウンタに対してはＢ2bの場
合、ｂビツトが必要であることは明らかである。

補助カウンタの出力信号の極性が変わる度毎
に、信号極性スイツチは180゜の位相進みを伴な
う入力パルスの極性を切換える。このことは補助
カウンタの各出力パルス毎に信号極性スイツチの
出力端子に１個の計数パルスが加えられるのと同
じことである。

信号極性スイツチがＮ―位置カウンタの入力端
子にＢ×Ｎ個のパルスを提供する時間間隔（時
限）について考えるに、斯る時間間隔中にＢ×Ｎ
個のパルスはＮ分の１に分割されるため、Ｎ―位
置カウンタの出力にはＢ個のパルスが現われ、こ
れによりＢ―位置カウンタは全Ｂ―位置サイクル
にわたつて計数し得るようになる。このような計
数サイクルの間には、計数位置が途中で復号化さ
れるのに応じて、A₁＜Ｂの場合に、補助カウン
タの出力にA₁個の整数個のパルスが発生する。
これがため、上記時間間隔中に、補助カウンタに
より発生され、信号極聖スイツチを指令する多数
のA₁個のパルスは、信号極性スイツチの出力端
子におけるA₁個の特別なパルスに影響を及ぼ
す。

斯る時間間隔中に分周器の入力端子に到来する
元のパルス数をP₀とすれば、Ｂ×Ｎ＝P₀＋A₁ すなわち、 P₀＝Ｂ×Ｎ−A₁ となることは明らかである。

同じ時間間隔中に、分周器出力端子はＮ―位置
カウンタの出力端子からＢ個のパルスを受信する
ため、入力パルスと出力パルスの周波数の比は、Ｐ_０／Ｂ＝Ｂ×Ｎ−Ａ_１／Ｂ＝Ｎ−Ａ_１／Ｂとなる。

本発明によるデイジタル分周器の好適な実施に
当つては、補助カウンタを２分の１分周回路とす
るデイジタル分周器は特に、例えばビデオゲー
ム、可視データ・デコーダ、または他のデジタル
化デイスプレイに用いられるような、NTSC―ビ
デオ方式用のビデオタイミング回路に必要とされ
るような、Ｎ−１／２またはＮ―A₂／２のフアクターで分周するのに用いられる。

上述したような分周器により分周比を任意の非
有理整数とすることができるも、場合によつては
その実現にコストが高くなることがある。例えば
PAL―ビデオ方式では4433618.75Hzの色副搬送波
および15625Hzの公称ビデオ―ライン周波数が必
要である。

最初の色副搬送波の周波数は２分の１分周回路
を用いて、副搬送波周波数_SCの２倍の周波数を
発生する標準のPAL水晶発振器から導出するこ
とができる。第２番目のビデオ―ライン周波数
は、２×４４３３６１８．７５／１５６２５＝567.5032 を得るのに必要であり、これはＮ−Ａ／Ｂ＝568−６２１／１２５０と表わすことができる。

このことはすなわち、補助カウンタがＢ＝1250
位置にわたつて計数するのに11ビツトを必要とす
るものと見なされる。

本発明の目的は上述したような結果をより一層
簡単に得るように適切に構成配置したデイジタル
分周器を提供することにある。

この目的のため本発明によるデイジタル分周器
では、該分周器に電気遅延パルス用の遅延入力端
子を有する遅延回路を設け、該遅延回路を前記Ｂ
―位置補助カウンタに結合させて、遅延パルスが
到来する度毎に前記Ｂ―位置補助カウンタがその
計数内容を変える瞬時を前記遅延回路により遅延
させるようにしたことを特徴とする。

このようにすれば、少なくとも１個の位相進み
部分が周期的に除かれるため、表面上はあたかも
パルスが何等加算されないか、またはクロツク信
号からのパルスが不作動となるのと同じ結果とな
ると云う利点がある。

PAL―方式の例においては、100Hzまたは50Hz
の遅延パルスを用いて、毎秒当り100個の位相進
みを抑圧することができるため、分周器はそれが
毎秒当り（２×4433618.75−50）個のパルスを受
信するかのように作用する。

僅か１ビツトの補助カウンタで分周比が567.5
分の１の分周器を用いると、出力の平均周波数は
公称値で、２×（４４３３６１８．７５−２５）／５６７．５＝
15625Hz となる。

この例に基ずいて、2.5分の１に分周するデイ
ジタル分周器を用いることもできる。これにより
出力周波数は、２×（４４３３６１８．７５−２５）／２．５＝3546
875Hz となる。

これを再び通常の237分の１分周回路で分周す
ると、３５４６８７５／２２７＝15625Hz（公称値）となる。

必要な計数ビツトの総数は正確には同数である
が、この解決策によれば、米国のビデオNTSO―
方式に対する通常のクロツク周波数である約
3.5MHzの中間周波数を利用できるため、NTSCク
ロツク周波数用に設計した大規模集積回路を欧州
PAL―方式の一部として容易に利用することが
できると云う追加の利点がある。

上述した例に8867237.5Hzの標準PAL発振器周
波数を用いると云うことは、15625Hzのライン周
波数_Hが、通常PAL―方式によつて要求される
25Hzのオフセツト信号として表わされる２（_SC
−25）Hzから導出されると云うことを意味する。

_H＝２（_ＳＣ−２５）／５６７．５すなわち、 283.75_H＝_SC−25 従つて、 _SC＝283.75_H＋25 である。

図面につき本発明を説明する。

第１図にはクロツク発振器１を用いる従来の分
周器の基本構成図を示してある。この発振器１は
クロツク信号CLK用およびその反転、すなわち
逆相信号CLK′用の２個の出力端子３および５を
それぞれ有している。出力端子３をAND―ゲー
ト９の入力端子７に接続し、このゲート９の出力
端子１１をOR―ゲート１５の入力端子１３に接
続する。発振器出力端子５をAND―ゲート１９
の入力端子１７に接続し、このゲート１９の出力
端子２１をOR―ゲート１５の他方の入力端子２
３に接続する。OR―ゲート１５の出力端子２５
をＮ―位置（桁）カウンタ２９の計数入力端子２
７（CNにて示す）に接続し、このカウンタの出
力端子３１を分周器の出力端子３３と、Ｂ―位置
補助カウンタ３７の入力端子３５（CBにて示
す）とに接続する。補助カウンタ３７は通常この
カウンタの最終フリツプ―フロツプの出力、すな
わちＢ＝２の場合には単一フリツプ―フロツプの
出力である２つの逆相出力ＢおよびB′用の出力端
子３９および４１をそれぞれ有している。補助カ
ウンタ３７の出力端子３９をAND―ゲート２１
の他方の入力端子４３に接続すると共に、出力端
子４１をAND―ゲート９の他方の入力端子４５
に接続する。

クロツク発振器１は２個の逆相出力端子を有す
る対称回路をもつて構成するか、または普通のイ
ンバータを組合わせて、CLKからCLK′を発生さ
せる単一出力発振器をもつて構成することができ
る。

補助カウンタ３７の計数位置に応じて、このカ
ウンタの出力はＢ＝“０”およびB′＝“１”、また
はＢ＝“１”およびB′＝“０”となる。この補助カ
ウンタの最初の場合（Ｂ＝“０”、B′＝“１”）には
AND―ゲート９の出力端子１１にCLK信号が出
力され、AND―ゲート１９はその入力端子４３
におけるＢ＝“０”信号によりブロツクされる。
これがため、OR―ゲート１５の出力端子２５に
もCLK信号が現われ、CN―CLKとなる。補助カ
ウンタ３７の出力がＢ＝“１”、B′＝“０”となる
他の場合にはCN＝CLK′となることは明らかであ
る。

Ｂ―位置カウンタ３７の内容だけでCLK信号
の２つの縁部間の何処かが変化するものとすれ
ば、このような変化が生ずる度毎に信号CNは、
それがCLKと同相からCLKとは逆相、或いはそ
の逆に変化する際に特別な極性転換部を有するよ
うになる。

補助カウンタ３７の各出力パルスに対してこの
ようなことはそのパルスの前縁と後縁とで２度起
るため、信号CNは１個のＢパルスが発生する期
間中に含まれる信号CLKよりも１個以上多いパ
ルスを包含する。

補助カウンタに対する全計数サイクルはＢ―位
置必要であり、これらの各計数ステツプはＮ―位
置カウンタによるＮ―位置の全サイクルの計数終
了直後に始まる。これがため、補助カウンタによ
り全サイクルにわたつて計数するにはＢ×Ｎ個の
多数のパルスCNが必要である。発生されるＢパ
ルスの数をＡ個と規定した場合、同一全サイクル
期間中のCLKパルスの数はＢ×Ｎ−Ａであつ
た。同一全サイクルにおいて、分周器出力端子３
３の出力パルスｆ_putの数がCNパルスの数をＮで
割つた。

Ｂ×Ｎ／Ｎ＝Ｂとなることは明らかである。

これがため、分周器は通分係数、すなわち除数
がＢ×Ｎ−Ａ／Ｂ＝Ｎ−Ａ／Ｂで動作する。

信号CNはCLK.B′またはCLK′.Bとして形成さ
れ、プライム信号はAND―機能を表わす。OR―
機能に＋符号を用いるとつぎのブール代数式が満
足される。すなわち CN＝CLK.B′＋CLK′.B これは第２図に示すような周知の排他―OR―
機能である。この第２図および他の図において第
１図のものと同一部分を示すものには同一符号を
付して示してある。

第２図に示すような図解法におけるEXOR―ゲ
ート４７は第１図のゲート９，１９および１５に
代るものであり、これは後述する他の図にも用い
る。このEXOR―ゲート４７は信号極性スイツチ
用として単に図示したに過ぎず、これは必ずしも
実際のEXOR―ゲートを用いなければならないと
云うものではない。ゲート９，１９および１５の
如き信号極性スイツチの各素子と他のゲートとを
組合わせて、大規模集積回路に見られるような大
きさ論理回路にすることもできる。しかしこれら
の回路は依然として信号極性スイツチング機能を
具えているものとする。

第１および第２図に示す分周器は元来同じもの
である。斯種分周器に対する時間線図の一例を第
３図に示す。この例は２個のカウンタに対する例
であり、これらの各カウンタは２個のフリツプ―
フロツプを有しており、またその各々はモジユー
ロ３を計数し、その各計数値は図に“０”，“１”
および“３”として順次示す２進位置00，01およ
び11を経て進む。CNおよびCLK以外のN₀および
N₁はそれぞれＮ―位置カウンタの第１および第
２フリツプ―フロツプに対するフリツプ―フロツ
プ出力であり、同様に、B₀およびB₁もＢ―位置
カウンタの各フリツプ―フロツプの出力である。

再び例えば、フリツプ―フロツプの各内容はパ
ルスの終端縁、すなわち負縁で変化するも、この
変化は必然的に生ずるのではなく、Ｄ―，RS―
または正縁JK―フリツプ―フロツプの如き多く
の形式のフリツプ―フロツプを用いて実現するカ
ウンタに起因するものであるとする。

信号CNがB₁―パルスの各縁部の少し後に特別
の極性変化を呈することを確めることができる。
全サイクルは３×３＝９個のCNパルス、１個の
「B₁―パルス」および８個のCLKパルスを包含し
ている。分周器出力端子３３におけるｆ_putに接
続される出力信号N₁には３個のパルスが含まれ
るため、除数（分周比）は8/3である。

この例ではＮ＝３，Ｂ＝３およびＡ＝１とする
ため、Ｎ＝Ａ／Ｂ＝３−1/3＝8/3 である。

第４図は従来の分周器の他の例を示すものであ
り、この例では補助カウンタ３７の入力端子３５
をＮ―位置カウンタ２９の出力端子３１ではな
く、このカウンタ２９の別の出力端子４８に接続
する。

上記出力端子４８はＮ―位置カウンタの全サイ
クル毎にA₂個のパルスを発生するＮ―位置カウ
ンタにおけるカウンタ―デコーデイング回路に接
続する。

補助カウンタ３７からの出力パルスの数はＢ―
位置カウンタの各全サイクル毎にA₁個のパルス
として与えられる。

全分周サイクルを再びＢ×Ｎ個のパルスCNと
して選定する。

本例では出力端子４８には斯る期間中Ｂ×Ｎ／Ｎ× A₂＝A₂×Ｂ個のパルスが発生する。

これにより補助カウンタの完全サイクルは
Ａ_２×Ｂ／Ｂ＝A₂となり、従つてA₁×A₂個のＢ―パルスを発生するため、斯る同じ周期におけるクロツ
クパルスCLKの数はＢ×Ｎ−A₁×A₂ に相等する。

出力端子３１，３３における出力パルスの数は
依然としてＢ×Ｎ／Ｎ＝Ｂ個であるため、除数（分周比）はＡ＝A₁＝A₂とすれば、Ｂ×Ｎ−Ａ_１×Ａ_２／Ｂ＝Ｎ−Ａ_１×Ａ_２／Ｂ＝Ｎ−
Ａ／Ｂとなる。

通常、A₁＜Ｂで、かつ１＜A₂＜Ｎとするが、
A₁およびA₂の数は大きくする必要もなければ発
生させるのも容易でなく、またA₁＝ＢおよびA₂
＝Ｎとすることは明らかに無駄なことであり、こ
れらは1/1分周回路を使用することであり、これ
は無意味なことである。A₂＝１とすることは、
出力端子３１もＮ―位置当り１個のパルスを与
え、従つて第４図を第２図に変更したに過ぎない
と云う点では無駄なことのように思えるが、出力
端子４８および３１の出力が逆相の場合には特定
な同期が得られるため有効であり、場合によつて
は（A₂＝N′）第４図でA₂＝１を認知することが
できる。

第５図は第４図の分周器の時間線図を示す。こ
の場合には各種をつぎのように選定した。すなわ
ち、Ｎ＝４
（位置“０”、“１”、“２”および“３”）Ｂ＝３（位置“０”、“１”および“３”） A₁＝２ A₂＝２Ｎ―位置カウンタのフリツプ―フロツプN₀は
各奇数位置（“１”および“３”）に対して出力パ
ルスを与える出力端子４８に接続する。

信号A₁＝N₀・B′₁は、Ｂ―カウンタの位置
“０”および“１”の間に２個のパルス、すなわ
ち、Ｂ―カウンタの各計数サイクル当り２個のパ
ルスを得るため、従つて信号A₁がＢ―位置カウ
ンタの１サイクル当りA₁個のパルスとなるよう
にするために発生させる。

時間線図を拡大スケールで図示して、例えばト
ランジスタの遅延時間によるパルス列の細部を示
すこができる。

カウンタ３７の出力端子３９には再び信号A₁
が現われ、信号CNの極性が各A₁パルスに対して
２度、すなわち、各全分周サイクルでA₁×A₂回
反転することは明らかである。最初の２つの特別
の極性反転部を第５図に矢印にて示してある。

第６図は「Signetics54113」またはこれと類似
の如きJK―フリツプ―フロツプを用いる2.5分の
１分周回路の実施例を示す。これらのデユアル
JK―フリツプ―フロツプは負縁でトリガされ
る。この分周回路も本発明の要部ではないため簡
単に図示してあるだけである。正縁でトリガされ
るJK―フリツプ―フロツプを含む他の形式のフ
リツプ―フロツプを用いることもでき、この場合
における回路細部における必要な変形は慣例の如
くして行なう。

Ｎ―位置カウンタは２個のフリツプ―フロツプ
５０および５２を標準的な方法で相互接続し、フ
リツプ―フロツプ５０のK₀入力端子５４がフリ
ツプ―フロツプ５２のN₁出力端子に接続される
ようにして形成したモジユーロ―３カウンタをも
つて構成する。

Ｂ―位置カウンタ３７は２個のN₁パルス毎に
１個のＢ―パルスを発生する単一のフリツプ―フ
ロツプで構成する。

本列にてＮ＝３、Ｂ＝２とし、かつＡ＝A₁＝
１とすれば、除数はＮ＝Ａ／Ｂ＝３−１／２＝2.5 となる。

この分周器における時間線図は図示してない
が、第３図のものに類似するものである。

他のJK―入力端子５６，５８および６０は論
理“１”を永久的に受信し、実際上このことはこ
れらの各入力端子が分周器の給電源（図示せず）
に接続されていることを意味する。

入力端子５４、すなわちK₀も出力端子３１に
接続する代りに、論理“１”を永久的に受信する
場合には、Ｎ―位置カウンタは４つのすべての位
置を循環するため、これは3.5分の１分周器とな
る。

冒頭でも述べたように、実際に必要な除数は必
ずしも常に2.5または3.5のような簡単な値ではな
いため、第２，４および６図に示すような処置に
続いて、主Ｎ―位置カウンタよりも遥かに多いフ
リツプ―フロツプから成る極めて大きなＢ―位置
カウンタを必要とする。

2.5よりも僅かだけ大きな除数を必要とする場
合、このような除数は特別の極性反転部の順序を
周期的に遅延させるか、或いは或る特別の極性反
転部を周期的に抑圧することによつて得ることが
できる。

斯様に極性反転部の順序を周期的に遅延させて
所望な除数を得るための第１の方法に対する本発
明に基づく実施例を第７図に示す。この分周器
は、Ｎ―位置カウンタをＮ＋１まで一度計数させ
ることにより1CLK周期の間に特別の極性反転部
の順序を遅延させることができると云う見識で簡
単に理解することができる。第６図の例において
このことは、一度のＮ＋１位置サイクルの間に
K₀端子を“１”に保つことによつて、クロツク
周波数が時には2.5分の１に分周されたり、3.5分
の１に分周されることもあることを意味する。単
位時間当り、例えば毎秒当りの転換部の数を選定
することによつて除数を2.5の代りに3.5とした
り、2.5〜3.5の範囲内で任意の除数を得ることが
できるようにする。

この目的のため、分周器には遅延パルスDPが
遅延回路６６の入力端子６４に供給される度毎に
Ｎ―位置カウンタを（Ｎ＋１）―位置カウンタに
一旦切換える機能スイツチ６２を設ける。なお上
記遅延回路６６は機能スイツチ６２の入力端子７
０に接続する出力端子６８と、同期入力端子７２
とを有している。

本例における機能スイツチ６２は単一のOR―
ゲート７４で形成し、このゲートの２個の入力端
子を機能スイツチ６２の入力端子７０と、別の入
力端子７３とし、また上記ゲート７４の出力端子
を機能スイツチ６２の出力端子７６とする。この
出力端子７６をカウンタ―フリツプ―フロツプ５
０のK₀入力端子５４に接続すると共に、スイツ
チ６２の他方の入力端子７３をカウンタ出力端子
３１に接続する。

信号Ｄとして表わされる出力６８が“０”の場
合には、K₀端子にはN₁が現われ、Ｎ―位置カウ
ンタは第６図の例と同じく、2.5分の１分周器と
なる。しかし、信号Ｄがカウンタの“01”の少な
くとも終りの期間中に“１”となる場合には、こ
のカウンタのつぎの位置は“11”の代りに“10”
となり、再び“11”が続き、N₁―出力はカウン
タが“00”および“10”の位置にある間は“０”
となり、またその出力はカウンタが“10”および
“11”の位置にある間は“１”となるため、N₀は
“10”から“11”、“00”へと切換わる。

第６図の2.5分の１分周器で例えば4000Hzのｆ_p
_ｕｔ周波数を得るためには10000Hzの周波数のCLK
信号を用いる必要がある。

第７図において、機能スイツチ６２の入力端子
７０に50Hzのパルスが供給されるものとすれば、
Ｎ―位置カウンタの全サイクル毎に毎秒50個の余
分のクロツクパルスを必要とするため、10000＋
50個のクロツクパルスにより出力パルスは再び
4000となる。これは次式の割算に相当する。すな
わち１００５０／４０００＝2.5125＝2⁴¹/80＝３−３９／
８０第２図の分周器でこのようにするには、７個の
計数フリツプ―フロツプ、すなわち７ビツトを有
する80―位置補助カウンタを必要とする。

遅延パルスは適当な信号源によつて供給するこ
とができ、これはｆ_putから取出すこともでき
る。位相関係が判る場合には、特殊な同期化は必
要でないが、一般に特に、高いCLK周波数で動
作させる場合には同期をとる必要がある。この同
期法の簡単な例を第７図の遅延回路６６に示して
あり、これは図に示すように、２個のフリツプ―
フロツプ８０と８２を相互接続して行なう。

遅延回路６６の入力端子６４には長さが判明し
ない非同期遅延パルスDPが供給されるものとす
る。このパルスの終り、すなわち負縁にてフリツ
プ―フロツプ８０は切換わり、またＪ_rおよびＫ_r
端子は永久に“１”とする。フリツプ―フロツプ
８０の開始位置を、出力R′＝“０”、すなわちフ
リツプ―フロツプの内容が“１”である位置とす
れば、R′＝１に関連してこのフリツプ―フロツ
プ８０は“０”に切換わる。通常位置“０”、す
なわちＤ＝“０”にあるフリツプ―フロツプ８２
はカウンタＮが“00”から“01”に進む際に生ず
る信号N₀′の負縁部でＤ＝“１”に切換わる。ここ
でD′＝“０”がフリツプ―フロツプ８０を再び始
動位置“１”にプリセツトし、フリツプ―フロツ
プ８０は後のDPパルスの負縁部が現われるまで
この位置に留まる。Ｄ＝“１”はＮ―カウンタが
位置“01”にある間は正しいが、これはつぎの
CN―パルスで“10”に進み、N₁＝“１”とする
ため、Ｄはつぎの計数操作には不適切となる。

Ｎ―カウンタが“10”から“11”に再び進む瞬
時には、信号N₀が負縁を有するようになる。Ｊ_D
＝“０”であり、Ｋ_Dは永久に“１”であるため、
フリツプ―フロツプ８２は“０”、すなわちＤ＝
“０”にリセツトされる。つぎのDP信号の前の別
のN₀の負縁はすべてこのフリツプ―フロツプを
再度確実にリセツトするだけである。

本発明は第７図の例に限定されるものではな
く、幾多の変更を加え得ること勿論である。同期
回路としては時間的余裕度が若しろ大きなものを
用いることができ、この場合にはＤ―パルスが常
に全サイクルにわたりこの例における位置“01”
の如き計数位置の少なくとも最終部分に重なるよ
うにする必要があるだけである。

機能スイツチは主としてＮの値および選定した
フリツプ―フロツプ技術に応じて多くの種々の形
態のものとすることができる。

極めて一般的な方法は別個のリセツト信号RS
を用いる方法であり、例えば位置“13”に達した
際に４ビツトカウンタをリセツトする必要がある
場合には、簡単なAND―ゲートを用いてRS＝
N₃・N₂・N₁′・N₀（“1101”）とする。

カウンタは位置“13”の代りに位置“14”に達
する際に RS＝N₃・N₂・N₁・N₀′（“1110”）でリセツトさせることができる。

機能スイツチもＤ―信号、すなわち慣例の如
く、最下位桁を計数するフリツプ―フロツプを出
力N₀，N₀′，……を有するN₀として示されるよう
に、RS＝N₃・N₂・N₁′・N₀・D′＋N₃・N₂・N₁・
N₀′・Ｄを用いて、上記２つを合成するOR―ゲー
トとする。

各DPパルスに対して１個の特別の極性反転部
を抑圧してスキツプする第２の実施例を第８図に
示す。この場合には第６図の分周器に類似する分
周器に遅延回路６６を結合させる。この例におけ
る遅延回路は第７図に用いた遅延回路と同じ作用
をするが、この第８図の例では信号D′に対する
出力端子８４を用いる。

ここでも正規の出発位置はＤ＝“０”とし、従
つてD′＝“１”とする。

補助カウンタ３７のJK―入力端子５８，６０
を、供給電圧源の如き永久に“１”の信号源に接
続する代りに遅延回路６６のD′信号出力端子８
４に接続する。

しかしD′＝“１”である限り、この分周器は第
６図のものと全く同様に動作する。

しかし、１計数サイクルまたはそれ以下では
D′＝“０”であるが、カウンタ３１におけるN₁―
出力信号の負縁部が少なくとも重なる場合に、こ
の分周回路は斯る縁部の影響を抑圧する。その理
由は、Ｊ_B＝Ｋ_B＝“０”の時にJK―フリツプ―フ
ロツプが切換わらないからである。

これがため、通常の瞬時には信号Ｂが切換ら
ず、特別な信号極性反転部が生じないため、Ｎ―
位置カウンタは各単一DPパルス毎に普通の３分
の１分周回路として作用する。このようにして、
DPパルスの周波数に依存して、2.5〜３の範囲内
の値の任意の除数を得ることができる。

各DP―パルスによつて特別の180゜位相進みパ
ルスの１つを省くため、２個のDP―パルスは１
個のクロツクパルスCLKを省くか、または抑圧
した場合と同じ作用をする。

前述した例では4000Hzの出力を得るのに特別の
50HzのCLKを必要としたが、この場合には遅延
回路の入力端子６４に100HzのDP―パルスを供給
する必要がある。

遅延回路は第７図につき述べたと全く同じ方法
で遅延回路６６の同期入力端子７２における
N₀″信号で同期させる。

信号DPが既に正しい長さの同期信号である場
合には遅延回路を遥かに簡単なものとして得るこ
とも明らかである。信号DPを正に向うパルスと
すれば、第８Ａ図に示すようにインバータ６８は
負に向うDP′信号を発生し、この信号は遅延回路
の出力端子８４を介して補助カウンタ３７のJK
―入力端子５８，６０に供給される。

第９図は第８図に基ずく分周器の時間線図を示
す。矢印にて示す瞬時にはＤ＝“１”のために期
待された特別の極性反転部は失なわれ、D′＝Ｊ_B
＝Ｋ_B＝“０”となる。Ｎ―位置カウンタはCLK
周期の半周期に代り、全CLK周期の間“00”位
置に留まる。

全Ｎ―サイクルは一般に2.5CLKの周期の長さ
を有するが、DP―パルスがＤ―パルスとなる、
すなわち分周比が1/2.5でなく1/3となる場合には
3CLK周期の長さとなる。

DP、ＲおよびＤのタイミングは第７図につき
上述したと全く同じである。

分周器の作用を１個のクロツクパルス周期に対
して遅延させる他の方法を第１０図に示す。この
例におけるＮ―位置カウンタおよび補助カウンタ
は第６図のものと同じであり、遅延回路６６は第
８図のものと同じである。

遅延回路のD′―出力端子８４をANDゲート８
８の入力端子８６に接続し、このゲートの他方の
入力端子９０をCLK―入力端子３に接続し、ま
たゲート８８の出力端子９２を信号極性スイツチ
４７に接続する。

遅延回路６６の同期入力端子７２もCLK―入
力端子３に接続する。

D′＝“０”である限り、AND―ゲート８８の出
力９２に現われる信号はクロツク信号CLKと同
じであり、分周器は第６図のものと同様に動作す
る。

しかし、DP―パルスの負縁が正に向う信号
R′に続く場合には、R′＝“１”の期間のCLKの第
１負縁の直後にフリツプ―フロツプ８２は切換わ
り、ついでつぎの負のCLK縁部の直接にフリツ
プ―フロツプ８０はR′＝“０”にリセツトし、か
つD′＝“１”にスイツチバツクする。

D′＝“０”の期間中はAND―ゲート８８の出力
端子９２に現われる信号が２進数の“０”とな
り、このようにして単一CLKパルスは抑圧され
る。

DP―パルスが例えば毎秒当り50回生ずる場
合、遅延パルスDPなしで得られる周波数_putと
同じ周波数を得るためにはCLKの周波数を50Hz
高める必要がある。

この場合の時間線図は自明であるため、こゝで
は図示してない。

信号極性スイツチ４７とＮ―位置カウンタの
CN入力端子２７との間にAND―ゲート８８を挿
入することによつて、CLKパルスの代りにCN―
パルスを抑圧、すなわち不作動とする場合にも同
一結果を得ることができる。遅延回路６６の同期
入力端子７２はCLKまたはCLK′、或いは信号極
性スイツチ４７の出力信号によつて制御すること
ができ、これらの態様については図示してない
が、ゲート４７および８８を入れ換えれば第１０
図から明らかである。

適当な長さのカウンタを単一の極性スイツチと
組合わせて用い、所要に応じ複雑な除数（分周
比）を得たい場合に、遅延回路に同期手段を持つ
か、または持たない各図につき説明したものに類
似する機能スイツチ、すなわち抑圧回路を用いる
ことによつてデイジタル分周器を任意の用途に適
用することができることは明らかである。

さらに、カウンタとしては半導体・形式或いは
真空管の形式の任意のものを用いることができ
る。

冒頭で述べたように、本発明によるデイジタル
分周器の重要な用途は標準のテレビジヨン受像機
を用いるビデオデイスプレイ用のタイミング回路
にある。

本発明分周器を標準PAL方式テレビジヨン受
像機と組合わせて用いる２つの実施例につき説明
する。

第１１図に示す2.5分の１分周回路は第８図の
ものと実質的に同じであるが、その相違点は第１
１図の例の場合には遅延回路６６におけるフリツ
プ―フロツプ８０（第８図）の代りに、―ラ
ツチ回路９４と、NAND―ゲート９６とインバー
タ９８とを用いている点にある。―ラツチ回
路としては「Signetics」54279カツドラツチの１
つか、或いは同様な―ラツチを用いることが
できる。

DP―パルスが到来する直前のフリツプ―フロ
ツプの正規の位置はDP＝“０”でＱ＝“１”、Ｄ＝
“０”、D′＝“１”である。D′＝“１”により分周
器は通常第６図につき説明したように2.5分の１
に分周する。D′＝“１”により＝“１”とな
り、DP＝“０”では＝“０”となり、Ｑは
“１”に留まる。

DPが“１”に変わると＝＝“１”となるた
め、Ｑは「Philips Date Handbook for
Signetics Integrated Circuits」（1976年part1、
第221頁）に記載されている＝ラツチ真理値
表に基ずく位置に留まる。

DP＝“１”で、Ｑ＝“１”の場合、Ｋ_D＝“０”
で、J₀＝“１”となるため、カウンタが位置
“11”から位置“00”に変わる際の全Ｎ―位置サ
イクルの終りにおけるN₁出力３１の負縁の直後
にフリツプ―フロツプ８２はＤ＝“１”、D′＝
“０”に切換わる。

これがため、今＝“１”で、＝“０”の場
合、フリツプ―フロツプ９４はＱ＝“０”に切換
わり、Ｋ_D＝“１”およびＪ_D＝“０”となるため、
フリツプ―フロツプ８２はN₁のつぎの負縁によ
つてリセツトされる。Ｄ＝“１”で、P′＝“０”の
期間中は分周器は第８図につき述べたように、
2.5分の１の代りに３分の１に分周する。

D′＝＝“１”で＝“１”の時には、が
“０”となるDPの終りまでＱ＝“０”のままであ
り、フリツプ―フロツプ９４はＱ＝“１”にプリ
セツトされる。

しかし今Ｑ＝“１”で、DP＝“０”のままであ
るためＫ_D＝“１”で、Ｊ_D＝“０”となり、新規の
DPが遅延回路サイクルを再スタートするまで
は、つぎの負のN₁縁部のすべてに対してD′＝
“１”のままである。

本例では遅延回路６６の同期入力端子７２を
N₁出力端子３１に接続するけれども、N₀′による
同期をそのまま用い、Ｄパルスを僅かに進める
も、その長さは依然３クロツク周期分に等しくす
ることができる。

本例では2.5分の１分周器の出力端子３１を分
周比（除数）が整数の227である別の分周器１０
２の入力端子に接続するため、出力１０４が周波
数 _H＝ｆ_ｐｕｔ／２２７の信号を発生するためには８個のフリツプ―フロ
ツプN₂〜N₉が必要である。

さらに、CLK入力端子３を２分の１分周器１
０８の入力端子に接続して、この分周器１０８の
出力１１０から周波数 _SC＝ｆ_ＣＬＫ／２の信号を発生させる。

従つて、公称ｆ_CLK＝8867237.5Hzを用いると、
_SC＝4433618.75Hz（公称値）となり、これは
PAL方式の副搬送波である。

第８図につき述べたような100HzのDPパルスを
用いると、8867237.5―50＝8867187.5HzのCLK周
波数で動作する分周器のような効果を呈し、斯る
周波数を2.5分の１に分周するとｆ_put＝８８６７１８７．５／２．５＝3546875Hz の公称周波数、すなわち約3.5MHzとなり、この
周波数は米国のNTSCビデオ方式用に設計された
集積回路に対するクロツク周波数として用いるこ
とができる。

上記周波数をさらに227分の１に分周すると、 _H＝３５４６８７５／２２７＝15625Hz となり、これは公称PALビデオライン周波数で
ある。

従つて前述したように、分周比は８８６７２３７．５／１５６２５＝567.5032＝568−
８２１／１２５０となることは明らかである。

第２または４図に基ずくストレート分周器では
Ｂ＝1250位置に対して11ビツトの補助カウンタを
必要とするため、遅延パルスDPを予じめ回路に
用いて、僅か３個のフリツプ―フロツプ３７，８
２および９４のみを必要とすれば、フリツプ―フ
ロツプの数は８個少なくなる。

ビデオタイミング回路の第２例を第１２図に示
す。この例のデイジタル分周器は、機能スイツチ
６２を有するＮ―位置カウンタ２９を用いる第７
図の回路に基ずくものである。カウンタは通常
568位置にわたつて循環するが、第７図、第１１
図につき述べたような遅延回路または同様な遅延
回路を用いることによつて各遅延パルス毎に１度
ずつカウンタはＮ＋１＝569位置にわたつて循環
する。この例の場合に２分の１分周器１０８を第
１１図に示すように介挿して、_SC＝ｆ_ＣＬＫ／２を得る。

50Hzの遅延パルスを用いると、第７図につき述
べたような効果を呈する。すなわち、（8867237.5
−50）Hzのパルスが568−１／２＝567.5によつて分周されて、 _H＝８８６７１８７．５／５６７．５＝15625Hz（公
称値）となる。

本発明は上述した例のみに限定されるものでな
く、幾多の変更を加え得ること勿論であり、簡
単、かつ誤りのないビデオタイミング回路を得る
ことができる。

【図面の簡単な説明】

第１図は従来のデイジタル分周器の第１例を示
すブロツク図、第２図は第１図の変形例を示すブ
ロツク図、第３図は第１または２図の分周器にお
いてＮ＝３、Ｂ＝３、A₁＝１とした場合の時間
線図、第４図は同じく従来のデイジタル分周器の
第２の実施例を示すブロツク線図、第５図は第４
図の例において、Ｎ＝４、Ｂ＝３、A₁＝２、A₂
＝２とした場合の時間線図、第６図はJK―フリ
ツプ―フロツプを用いる2.5分の１分周器の一例
を示すブロツク線図、第７図は各遅延パルス毎に
一旦４まで周期的に計数するＮ＝３カウンタを用
いる本発明に基づく2.5分の１分周器の例を示す
ブロツク線図、第８図は各遅延パルス毎にＮ―位
置カウンタから補助カウンタへの電気パルスを抑
圧する遅延スイツチを具えた同じく本発明に基づ
く2.5分の１分周器の例を示すブロツク線図、第
８Ａ図は簡単な遅延回路の一例を示すブロツク線
図、第９図は第８図の分周器の時間線図、第１０
図はクロツクパルスを抑圧する遅延回路を具えて
いる2.5分の１分周器の例を示すブロツク線図、
第１１図は2.5分の１分周器を具えているビデオ
タイミング回路の一例を示すブロツク線図、第１
２図は567.5分の１分周器を具えているビデオタ
イミング回路の一例を示すブロツク線図である。１…クロツク発振器、９…AND―ゲート、１
５…OR―ゲート、１９…AND―ゲート、９，１
９，１５…信号極性スイツチ、２９…Ｎ―位置カ
ウンタ、３３…分周器出力端子、３７…Ｂ―位置
補助カウンタ、４７…EXOR―ゲート、信号極性
スイツチ、５０，５２…フリツプ―フロツプ、６
２…機能スイツチ、６６…遅延回路、６８…イン
バータ、７４…OR―ゲート、８０，８２…フリ
ツプ―フロツプ、８８…AND―ゲート、９４…
―ラツチ回路、９６…NAND―ゲート、９８
…インバータ、１０２…227分の１分周器、１０
８…２分の１分周器。

Claims

【特許請求の範囲】１電気入力パルス用の分周器入力端子および電
気出力信号用の分周器出力端子を有し、かつカウ
ンタ入力端子およびカウンタ出力端子を有するＮ
―位置カウンタを具え、前記分周器入力端子を前
記カウンタ入力端子に結合させると共に前記分周
器出力端子を前記カウンタ出力端子に接続し、さ
らに信号極性スイツチ４７およびＢ―位置補助カ
ウンタを具え、該補助カンタの補助カウンタ入力
端子を前記Ｎ―位置カウンタのカウンタ出力端子
に結合させ、かつ前記補助カウンタの出力パルス
によつて前記信号極性スイツチの作動を制御し、
前記信号極性スイツチのスイツチ入力端子を前記
分周器入力端子に結合させると共に前記信号極性
スイツチのスイツチ出力端子を前記Ｎ―位置カウ
ンタのカウンタ入力端子に結合させたデイジタル
分周器において、該分周器に電気遅延パルスDP
用の遅延入力端子を有する遅延回路を設け、該遅
延回路を前記Ｂ―位置補助カウンタに結合させ
て、遅延パルスが到来する度毎に前記Ｂ―位置補
助カウンタがその計数内容を変える瞬時を前記遅
延回路により遅延させるようにしたことを特徴と
するデイジタル分周器。２特許請求の範囲１記載の分周器において、前
記遅延回路が、前記Ｎ―位置カウンタに結合され
る機能スイツチを含み、遅延パルスDPが前記遅
延回路に供給される際に、前記機能スイツチによ
つて前記Ｎ―位置カウンタをＮ―カウント後のリ
セツトから（Ｎ―１）カウント後のリセツトに切
り換えるようにしたことを特徴とするデイジタル
分周器。３特許請求の範囲１記載のデイジタル分周器に
おいて、前記遅延回路を前記Ｂ―位置補助カウン
タの補助カウンタ入力端子に結合させて、前記遅
延回路が遅延パルスDPを受信する際に、前記Ｎ
―位置カウンタから前記Ｂ―位置補助カウンタへ
の少なくとも１個の電気パルスを抑圧するように
したことを特徴とするデイジタル分周器。４特許請求の範囲１記載のデイジタル分周器に
おいて、前記遅延回路が前記信号極性スイツチに
縦続結合されるゲート回路を含み、前記遅延回路
が遅延パルスを受信する際に、前記ゲート回路に
よつて前記信号極性スイツチから前記Ｎ―位置カ
ウンタへの少なくとも１個の電気パルスを不作動
とするようにしたことを特徴とするデイジタル分
周器。