JPS6138850B2 - - Google Patents
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- Publication number
- JPS6138850B2 JPS6138850B2 JP54066976A JP6697679A JPS6138850B2 JP S6138850 B2 JPS6138850 B2 JP S6138850B2 JP 54066976 A JP54066976 A JP 54066976A JP 6697679 A JP6697679 A JP 6697679A JP S6138850 B2 JPS6138850 B2 JP S6138850B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- vapor deposition
- deposition source
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造法に関し、特に半導
体基板上に電極を多層に被着形成する方法の改良
に関するものである。
体基板上に電極を多層に被着形成する方法の改良
に関するものである。
一般に半導体装置の金属電極はアルミニウム
（Al）、金（Au）、白金（Pt）等の金属を真空蒸着
法等によつて半導体基板上に形成し、オーミツク
接触あるいはシヨツトキー障壁を構成しているこ
とは周知である。このような電極の形成につい
て、たとえば、ガリウム砒素化合物半導体の結晶
基板を用いたシヨツトキー障壁型電界効果トラン
ジスタ（MES・FET）のゲート電極を例にとつ
て説明すると、前記MES・FETは、シヨツトキ
ー障壁ゲートの製作の容易さ、つまり簡単に蒸着
でき密着性が良く、電気伝導度が高い等から主と
してアルミニウム（Al）を用いてガリウム砒素
化合物半導体基板（以下GaAs基板と呼ぶ）上に
一層からなる前記ゲート電極を形成していた。し
かし上記の長所を有し広く用いられているAlに
も欠点があり、前記ゲート電極としたAlがGaAs
基板内に拡散したり、また化合物を作りシヨツト
キー特性を劣化させる欠点があり、特にこの
MES・FETを高温度状態で動作させた場合、そ
の劣化現象が増大し、ついには前記FETの特性
を劣化せしめるという問題があつた。
（Al）、金（Au）、白金（Pt）等の金属を真空蒸着
法等によつて半導体基板上に形成し、オーミツク
接触あるいはシヨツトキー障壁を構成しているこ
とは周知である。このような電極の形成につい
て、たとえば、ガリウム砒素化合物半導体の結晶
基板を用いたシヨツトキー障壁型電界効果トラン
ジスタ（MES・FET）のゲート電極を例にとつ
て説明すると、前記MES・FETは、シヨツトキ
ー障壁ゲートの製作の容易さ、つまり簡単に蒸着
でき密着性が良く、電気伝導度が高い等から主と
してアルミニウム（Al）を用いてガリウム砒素
化合物半導体基板（以下GaAs基板と呼ぶ）上に
一層からなる前記ゲート電極を形成していた。し
かし上記の長所を有し広く用いられているAlに
も欠点があり、前記ゲート電極としたAlがGaAs
基板内に拡散したり、また化合物を作りシヨツト
キー特性を劣化させる欠点があり、特にこの
MES・FETを高温度状態で動作させた場合、そ
の劣化現象が増大し、ついには前記FETの特性
を劣化せしめるという問題があつた。
そこで上述の欠点を改善するために、前記基板
と反応し拡散が生じることのない、たとえばチタ
ン（Ti）−白金（Pt）−金（Au）あるいはチタン
（Ti）−タングステン（Ｗ）−白金（Pt）−金
（Au）という組合せによつて多層構造とするゲー
ト電極を構成する手段がとられている。この場
合、たとえばTi−Pt−Auからなる多層構造とす
る所以は、まずTiは高温においても前記GaAs基
板に拡散あるいは化合物となりにくいことから第
１層目に形成されている。しかしTiは単位長
さ、厚み当たりの抵抗値が高いので、このTi層
上に抵抗値の低いAu層を積層する必要がある
が、このAuはGaAs基板に拡散しやすいのみでな
く、Tiとも相互に拡散しやすい性質を有するた
め、この層間にPt層を介在させて多層の電極構造
としている。第１図は上記多層電極の構造を示す
図で、１がGaAs基板、２はソース電極、３はド
レイン電極であり、その間にゲート電極４を蒸着
法によつてTiからなる第１層電極５、Ptからな
る第２層電極６そしてその上にAuからなる第３
層電極７を順次被着形成して多層構造としてい
る。しかしながら通常の蒸着方法によつて図示の
ように形成された多層構造のゲート電極４は、そ
の第１層電極５の形成幅に対し積層する第２層電
極６及び第３層電極７の各形成幅がはみ出し易
く、前記基板１の表面のＡ部分において前記三層
が共に基板１に直接被着される欠点があり多層構
造とした利点が失われていた。したがつて、これ
ら電極層を形成する１層ごとに蒸着マスクパター
ンを段階的に小さく設けるようにして多層に被着
形成する手段を取るとその工程数の増大が免がれ
ず、また前記ゲート電極をサブミクロン幅で形成
することが困難であつた。
と反応し拡散が生じることのない、たとえばチタ
ン（Ti）−白金（Pt）−金（Au）あるいはチタン
（Ti）−タングステン（Ｗ）−白金（Pt）−金
（Au）という組合せによつて多層構造とするゲー
ト電極を構成する手段がとられている。この場
合、たとえばTi−Pt−Auからなる多層構造とす
る所以は、まずTiは高温においても前記GaAs基
板に拡散あるいは化合物となりにくいことから第
１層目に形成されている。しかしTiは単位長
さ、厚み当たりの抵抗値が高いので、このTi層
上に抵抗値の低いAu層を積層する必要がある
が、このAuはGaAs基板に拡散しやすいのみでな
く、Tiとも相互に拡散しやすい性質を有するた
め、この層間にPt層を介在させて多層の電極構造
としている。第１図は上記多層電極の構造を示す
図で、１がGaAs基板、２はソース電極、３はド
レイン電極であり、その間にゲート電極４を蒸着
法によつてTiからなる第１層電極５、Ptからな
る第２層電極６そしてその上にAuからなる第３
層電極７を順次被着形成して多層構造としてい
る。しかしながら通常の蒸着方法によつて図示の
ように形成された多層構造のゲート電極４は、そ
の第１層電極５の形成幅に対し積層する第２層電
極６及び第３層電極７の各形成幅がはみ出し易
く、前記基板１の表面のＡ部分において前記三層
が共に基板１に直接被着される欠点があり多層構
造とした利点が失われていた。したがつて、これ
ら電極層を形成する１層ごとに蒸着マスクパター
ンを段階的に小さく設けるようにして多層に被着
形成する手段を取るとその工程数の増大が免がれ
ず、また前記ゲート電極をサブミクロン幅で形成
することが困難であつた。
本発明は上述の問題点に鑑みなされたもので、
その目的は半導体基板上に形成する多層の電極構
造が、その最下層の電極幅に対し、その上に積層
される電極幅を順次小さくなる方向で被着形成す
る方法を提供することである。これによつて半導
体装置の特性劣化を防止し、信頼性を向上せんと
するものである。かかる目的を達成するために本
発明による半導体装置の製造法は、半導体基板上
の所定位置に連続して多層の電極を被着形成する
にあたり、前記電極形成部位の対向位置の中央に
最上層の電極材となるべき蒸着源を配置し、さら
に該最上層電極用蒸着源の側方に順次下層の電極
材となる蒸着源を配した状態で最外側の蒸着源か
ら順次前記半導体基板上の所定位置に蒸着操作を
行い、電極を多層に被着形成することを特徴とし
ている。
その目的は半導体基板上に形成する多層の電極構
造が、その最下層の電極幅に対し、その上に積層
される電極幅を順次小さくなる方向で被着形成す
る方法を提供することである。これによつて半導
体装置の特性劣化を防止し、信頼性を向上せんと
するものである。かかる目的を達成するために本
発明による半導体装置の製造法は、半導体基板上
の所定位置に連続して多層の電極を被着形成する
にあたり、前記電極形成部位の対向位置の中央に
最上層の電極材となるべき蒸着源を配置し、さら
に該最上層電極用蒸着源の側方に順次下層の電極
材となる蒸着源を配した状態で最外側の蒸着源か
ら順次前記半導体基板上の所定位置に蒸着操作を
行い、電極を多層に被着形成することを特徴とし
ている。
以下図面を用いて本発明の一実施例を詳細に説
明する。なお従来と同等の機能を有する部分には
同符号を付した。
明する。なお従来と同等の機能を有する部分には
同符号を付した。
まず第２図に示すようにGaAsからなる基板１
上にレジスト膜１１を被着し、そのゲート電極形
成部位にマスクパターン１２を形成する。次いで
そのマスクパターン１２に露出した部位を前記基
板１に構成する（図示していない）活性層内の電
界分布を改善する観点から選択的にエツチング
し、溝１３を形成する。この場合、エツチングさ
れた前記溝１３は前記フオトレジスト膜１１のパ
ターンエツジよりも図示のよう入り込んだ形状に
オーバエツチされている。このように形成し、前
記マスクパターン１２をそのまま電極形成用とし
て残置した状態の基板１を、第３図に示すように
蒸着装置の所定位置に配置し、前記基板１の電極
形成部位、すなわちマスクパターン１２の対向位
置の中央に、第４図及び第５図で示す直線型ある
いは角型蒸着源のボート構成によつて理解される
ように、最上層の電極材となる、たとえばAu蒸
着源１４のボート１４ａ，１４ｂを配置し、次に
その両側方に第２層目の電極材となるPt蒸着源１
５のボート１５ａ，１５ｂを配置する。さらにそ
の最外側に最下層の電極材となるTi蒸着源１６
のボート１６ａ，１６ｂを配置する。このように
配置した各蒸着源によつて３層構造のゲート電極
を形成するには、第３図に示すように、まず前記
基板１上の電極形成部位に対し、蒸着源からの蒸
着物放射角度が最も大きくなるように配置した最
外側のTi蒸着源１４を用いて第１層電極１７を
蒸着形成する。引続いて前記Ti蒸着源１４から
蒸着物放射角度よりもやや小きい角度になるよう
配置したPt蒸着源１５によつて第２層電極１８を
蒸着形成する。この場合、その放射角度とマスク
パターンの遮蔽効果によつて前記第１層電極１７
上にその電極幅より狭い幅で形成される。次いで
その放射角度がさらに狭い角度となるように中央
に配置したAu蒸着源１６によつて第３層電極１
９を蒸着形成する。この場合、その放射角度と前
記マスクパターン１２開口部が前記蒸着による蒸
着層１７′，１８′，１９′によつて狭められ、そ
の部分の遮蔽効果によつて、前記第２層電極１８
上にその電極幅よりも狭い幅で形成されることに
なる。したがつて、第６図に示すようにレジスト
膜１１によるマスクパターン１２を溶解除去すれ
ば形成された３層構造のゲート電極は第１層電極
１７に対し、その上の第２層電極１８、そして第
３層電極１９の各電極幅は順次狭められた方向で
積層構成されているので前述のような特性劣化の
問題が解決される。
上にレジスト膜１１を被着し、そのゲート電極形
成部位にマスクパターン１２を形成する。次いで
そのマスクパターン１２に露出した部位を前記基
板１に構成する（図示していない）活性層内の電
界分布を改善する観点から選択的にエツチング
し、溝１３を形成する。この場合、エツチングさ
れた前記溝１３は前記フオトレジスト膜１１のパ
ターンエツジよりも図示のよう入り込んだ形状に
オーバエツチされている。このように形成し、前
記マスクパターン１２をそのまま電極形成用とし
て残置した状態の基板１を、第３図に示すように
蒸着装置の所定位置に配置し、前記基板１の電極
形成部位、すなわちマスクパターン１２の対向位
置の中央に、第４図及び第５図で示す直線型ある
いは角型蒸着源のボート構成によつて理解される
ように、最上層の電極材となる、たとえばAu蒸
着源１４のボート１４ａ，１４ｂを配置し、次に
その両側方に第２層目の電極材となるPt蒸着源１
５のボート１５ａ，１５ｂを配置する。さらにそ
の最外側に最下層の電極材となるTi蒸着源１６
のボート１６ａ，１６ｂを配置する。このように
配置した各蒸着源によつて３層構造のゲート電極
を形成するには、第３図に示すように、まず前記
基板１上の電極形成部位に対し、蒸着源からの蒸
着物放射角度が最も大きくなるように配置した最
外側のTi蒸着源１４を用いて第１層電極１７を
蒸着形成する。引続いて前記Ti蒸着源１４から
蒸着物放射角度よりもやや小きい角度になるよう
配置したPt蒸着源１５によつて第２層電極１８を
蒸着形成する。この場合、その放射角度とマスク
パターンの遮蔽効果によつて前記第１層電極１７
上にその電極幅より狭い幅で形成される。次いで
その放射角度がさらに狭い角度となるように中央
に配置したAu蒸着源１６によつて第３層電極１
９を蒸着形成する。この場合、その放射角度と前
記マスクパターン１２開口部が前記蒸着による蒸
着層１７′，１８′，１９′によつて狭められ、そ
の部分の遮蔽効果によつて、前記第２層電極１８
上にその電極幅よりも狭い幅で形成されることに
なる。したがつて、第６図に示すようにレジスト
膜１１によるマスクパターン１２を溶解除去すれ
ば形成された３層構造のゲート電極は第１層電極
１７に対し、その上の第２層電極１８、そして第
３層電極１９の各電極幅は順次狭められた方向で
積層構成されているので前述のような特性劣化の
問題が解決される。
なお、以上の実施例ではGaAs化合物半導体の
基板を用いた場合の例について説明したが、本発
明はこのような基板に限定されるものでなく、た
とえばシリコン基板やその他の半導体基板等にも
適用可能なことはいうまでもない。
基板を用いた場合の例について説明したが、本発
明はこのような基板に限定されるものでなく、た
とえばシリコン基板やその他の半導体基板等にも
適用可能なことはいうまでもない。
以上説明したように本発明による半導体装置の
製造法を用いることにより、本実施例の三層構造
のみならず多層の電極構造が、その最下層の電極
幅に対し、その上に積層される電極の幅を順次小
さくする方向で蒸着形成することが可能となり、
半導体装置の特性劣化を解消することができ、信
頼性が向上する等実用上その効果は大きい。
製造法を用いることにより、本実施例の三層構造
のみならず多層の電極構造が、その最下層の電極
幅に対し、その上に積層される電極の幅を順次小
さくする方向で蒸着形成することが可能となり、
半導体装置の特性劣化を解消することができ、信
頼性が向上する等実用上その効果は大きい。
第１図は従来の半導体装置の多層電極構造を説
明する要部断面図、第２図及び第３図は本発明の
多層電極形成法の一実施例を説明する要部断面図
及び概念図、第４図及び第５図は本発明の多層電
極形成に用いる蒸着源ボートの一実施例を示す上
面図、第６図は本発明の多層電極構造の一実施例
を説明する要部断面図である。 １：基板、１１：レジスト膜、１２：マスクパ
ターン、１３：溝、１４，１５，１６：蒸着源、
１４ａ，１４ｂ，１５ａ，１５ｂ，１６ａ，１６
ｂ：蒸着源ボート、１７：十１層電極、１８：第
２層電極、１９：第３層電極。
明する要部断面図、第２図及び第３図は本発明の
多層電極形成法の一実施例を説明する要部断面図
及び概念図、第４図及び第５図は本発明の多層電
極形成に用いる蒸着源ボートの一実施例を示す上
面図、第６図は本発明の多層電極構造の一実施例
を説明する要部断面図である。 １：基板、１１：レジスト膜、１２：マスクパ
ターン、１３：溝、１４，１５，１６：蒸着源、
１４ａ，１４ｂ，１５ａ，１５ｂ，１６ａ，１６
ｂ：蒸着源ボート、１７：十１層電極、１８：第
２層電極、１９：第３層電極。
Claims (1)
- １ 半導体基板上の所定位置に連続して多層の電
極を被着形成するにあたり、前記電極形成部位の
対向位置の中央に、最上層の電極材となるべき蒸
着源を配置し、さらに該最上層電極用蒸着源の側
方に順次下層の電極材となるべき蒸着源を配した
状態で、最外側の蒸着源から順次前記半導体基板
上の所定位置に蒸着を行うことにより電極を多層
に被着形成することを特徴とする半導体装置の製
造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6697679A JPS55158631A (en) | 1979-05-30 | 1979-05-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6697679A JPS55158631A (en) | 1979-05-30 | 1979-05-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55158631A JPS55158631A (en) | 1980-12-10 |
| JPS6138850B2 true JPS6138850B2 (ja) | 1986-09-01 |
Family
ID=13331554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6697679A Granted JPS55158631A (en) | 1979-05-30 | 1979-05-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55158631A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130477A (en) * | 1981-02-05 | 1982-08-12 | Nec Corp | Manufacture of field-effect transistor |
| JPS57166085A (en) * | 1981-04-03 | 1982-10-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6246320Y2 (ja) * | 1981-04-10 | 1987-12-12 | ||
| JPS5821877A (ja) * | 1981-07-31 | 1983-02-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58162069A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3460976B2 (ja) * | 2000-02-23 | 2003-10-27 | 関西日本電気株式会社 | リフトオフ法による電極形成のための蒸着方法 |
| JP4140440B2 (ja) * | 2003-05-13 | 2008-08-27 | 住友電気工業株式会社 | 半導体装置の製造方法 |
-
1979
- 1979-05-30 JP JP6697679A patent/JPS55158631A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55158631A (en) | 1980-12-10 |
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