JPS6142291B2 - - Google Patents
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- Publication number
- JPS6142291B2 JPS6142291B2 JP53148345A JP14834578A JPS6142291B2 JP S6142291 B2 JPS6142291 B2 JP S6142291B2 JP 53148345 A JP53148345 A JP 53148345A JP 14834578 A JP14834578 A JP 14834578A JP S6142291 B2 JPS6142291 B2 JP S6142291B2
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- Japan
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- key
- signal
- output
- switch
- signals
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Description
【発明の詳細な説明】
この発明は、複数の縦線と横線間がそれぞれキ
ースイツチを介して接続されて、キーマトリクス
スイツチ群が形成され、例えば縦線がキースキヤ
ン信号によりスキヤンされて、オンされているキ
ースイツチが判別され、そのオンされているキー
スイツチが接続されている横線にキースキヤン信
号に応じたキー入力信号が得られ、このキー入力
信号が受信回路に供給されて、これよりオンされ
たキースイツチと1対1の対応関係にあるキー出
力信号が得られるようにされたキー装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, a plurality of vertical lines and horizontal lines are respectively connected via key switches to form a group of key matrix switches, and for example, a vertical line is scanned by a key scan signal and turned on. The key switch that is currently on is determined, and a key input signal corresponding to the key scan signal is obtained from the horizontal line to which the key switch that is turned on is connected.This key input signal is supplied to the receiving circuit, and from there, The present invention relates to a key device capable of obtaining key output signals having a one-to-one correspondence.
ところで、一般に、このキー装置は、各キース
イツチに対応した出力が得られるもので、2個の
キースイツチを同時に押した場合、この2個のキ
ースイツチによる2重押しに対応した出力は得ら
れず、キー装置がリセツトされるようになつてい
る。すなわち、キースイツチの2重押しは禁止さ
れている。 By the way, this key device generally provides an output corresponding to each key switch, and if two key switches are pressed at the same time, the output corresponding to the double press by these two key switches cannot be obtained, and the key The device is about to be reset. In other words, double pressing of the key switch is prohibited.
したがつて、例えばビデオテープレコーダでの
録画時のように、録画スイツチとプレイスイツチ
とを同時に押すというような操作は、キー装置で
は実現できなかつた。 Therefore, operations such as pressing the record switch and play switch at the same time, such as when recording with a video tape recorder, cannot be realized using a key device.
この発明は、この点にかんがみ、2重押し可能
な新規なキー装置を提供しようとするものであ
る。 In view of this point, the present invention seeks to provide a novel key device that is capable of double pressing.
以下、この発明によるキー装置の一例を図を参
照しながら説明しよう。 Hereinafter, an example of a key device according to the present invention will be explained with reference to the drawings.
第1図において、1はキーマトリクスで、この
例では、横線2本、縦線2本で構成され、したが
つて、2×2=4個のキースイツチS1,S2,S3,
S4が設けられる。 In FIG. 1, 1 is a key matrix, which in this example is composed of two horizontal lines and two vertical lines, and therefore has 2×2=4 key switches S 1 , S 2 , S 3 ,
S 4 is provided.
2は受信回路、3は信号発生回路で、この信号
発生回路3よりは「1」となるパルス幅区間τが
互いに重なり合わないようにずれたパルス信号φ
1及びφ2(第2図A及びB)が得られる。そし
て、このパルス信号φ1及びφ2がキーマトリク
ス1の縦線にキースキヤン信号として供給される
とともに、受信回路2にタイミング判別信号とし
て供給される。 2 is a receiving circuit, 3 is a signal generating circuit, and the signal generating circuit 3 generates a pulse signal φ whose pulse width sections τ, which are “1”, are shifted so that they do not overlap with each other.
1 and φ 2 (FIGS. 2A and B) are obtained. These pulse signals φ 1 and φ 2 are supplied to the vertical lines of the key matrix 1 as key scan signals, and are also supplied to the receiving circuit 2 as timing discrimination signals.
Ti1及びTi2はキー入力信号出力端子で、この
出力端子Ti1及びTi2に得られるキー入力信号Ki1
及びKi2は、キースイツチがオンされていなけれ
ば、ともに「0」の状態となつている。そして、
例えばキースイツチS1がオンとされるとキー入力
信号Ki1に信号φ1が表われ、これが受信回路2
にて判別されて、出力端子T1に「1」となるキ
ー出力信号Ko1が得られる。また、キースイツチ
S2がオンとされると、キー入力信号Ki2に信号φ
1が表われ、これが受信回路2にて判別されて、
出力端子T2に「1」」となるキー出力信号Ko2が
得られる。同様にして、キースイツチS3がオンと
されたときには、キー入力信号Ki1に信号φ2が
表われ、キースイツチS4がオンとされたときに
は、キー入力信号Ki2に信号φ2が表われ、それ
ぞれ、それが検出されて、キースイツチS3がオン
とされたときは出力端子T3にキー出力信号Ko3
が、キースイツチS4がオンとされたときは出力端
子T4に出力信号Ko4が、それぞれ得られる。 T i1 and T i2 are key input signal output terminals, and the key input signal K i1 obtained at these output terminals T i1 and T i2
and K i2 are both in the state of "0" unless the key switch is turned on. and,
For example, when the key switch S1 is turned on, a signal φ1 appears on the key input signal K i1 , which is transmitted to the receiving circuit 2.
The key output signal Ko 1 is determined to be "1" at the output terminal T 1 . Also, the key switch
When S 2 is turned on, a signal φ is applied to the key input signal K i2.
1 appears, which is determined by the receiving circuit 2,
A key output signal Ko 2 of "1" is obtained at the output terminal T 2 . Similarly, when the key switch S3 is turned on, the signal φ2 appears in the key input signal K i1 , and when the key switch S4 is turned on, the signal φ2 appears in the key input signal K i2 , Respectively, when it is detected and the key switch S 3 is turned on, a key output signal Ko 3 is sent to the output terminal T 3 .
However, when the key switch S4 is turned on, an output signal Ko4 is obtained at the output terminal T4 .
そして、この場合、キースイツチS1〜S4のうち
2つ以上が同時に押されても出力は得られないよ
うにされている。 In this case, no output is obtained even if two or more of the key switches S1 to S4 are pressed at the same time.
すなわち、例えばキースイツチS1とS3が同時に
オンされたときは、第2図Cに示すように、キー
入力信号Ki1が信号φ1及びφ2が合成された信
号φ1の2倍のくり返し周期の信号となり、これ
が受信回路2で検出され、この受信回路2の例え
ば出力回路がリセツトされて、出力端子T1,
T2,T3,T4には出力信号Ko1,Ko2,Ko3,Ko4が
得られないようにされる。 That is, for example, when key switches S 1 and S 3 are turned on at the same time, the key input signal K i1 repeats twice as much as the signal φ 1, which is the combination of the signals φ 1 and φ 2 , as shown in FIG . 2C. This becomes a periodic signal, which is detected by the receiving circuit 2. For example, the output circuit of this receiving circuit 2 is reset, and the output terminals T 1 ,
Output signals Ko 1 , Ko 2 , Ko 3 , and Ko 4 are not obtained at T 2 , T 3 , and T 4 .
また、キースイツチS1とS2が同時にオンとされ
たときは、第2図Dに示すように、キー入力信号
Ki1及びKi2はともに信号φ1となり、これが受
信回路2で検出されて、受信回路2の出力回路が
リセツトされて出力端子T1,T2,T3,T4には出
力信号が得られないようにされる。 Furthermore, when the key switches S1 and S2 are turned on at the same time, as shown in FIG . The output circuit of the receiving circuit 2 is reset so that no output signal is obtained at the output terminals T 1 , T 2 , T 3 , and T 4 .
以上は、従来、通常のキー装置と全く同様であ
る。 The above is exactly the same as a conventional key device.
この発明では、キーマトリクススイツチS1〜S4
の他に2重押し可能であるスイツチが設けられ
る。 In this invention, key matrix switches S 1 to S 4
In addition, a switch that can be pressed twice is provided.
すなわち、図の例ではキー入力信号出力端子T
i1及びTi2がそれぞれキースイツチS5及びS6をそ
れぞれ介して正の直流電圧+EBの得られる端子
4に接続される。そして、各出力端子Ti1及びTi
2に得られるキー入力信号Ki1及びKi2が「1」と
なつている持続時間を検出する持続時間検出回路
5及び6に供給される。 That is, in the example shown, the key input signal output terminal T
i1 and T i2 are respectively connected via key switches S 5 and S 6 to terminal 4 from which a positive DC voltage +E B is obtained. And each output terminal T i1 and T i
The key input signals K i1 and K i2 obtained in step 2 are supplied to duration detection circuits 5 and 6 which detect the duration of time that the key input signals are "1".
この場合、持続時間検出回路5及び6は、第2
図Cに示すように信号φ1とφ2の合成信号であ
る信号φ21の2倍の周期の信号の1周期分tsよ
りも長い時間、キー入力信号Ki1及びKi2が
「1」となつているとき、これを検出して、その
出力として「1」なる出力信号が得られるもので
ある。 In this case, the duration detection circuits 5 and 6
As shown in Figure C, the key input signals K i1 and K i2 are "1" for a time longer than one period t s of a signal with twice the period of the signal φ 21 which is a composite signal of the signals φ 1 and φ 2 . When this is detected, an output signal of "1" is obtained as the output.
したがつて、キーマトリクス1のキースイツチ
S1〜S4を操作したときには、キー入力信号Ki1及
びKi2には信号φ1あるいは信号φ2または両者
の合成信号が表われるため、「1」となる信号区
間は常にtsより短かく、持続時間検出回路5及
び6よりは「1」となる出力は得られない。 Therefore, the key switch of key matrix 1
When S 1 to S 4 are operated, the signal φ 1 or the signal φ 2 or a composite signal of both appears in the key input signals K i 1 and K i 2 , so the signal period that becomes “1” is always shorter than t s Therefore, an output of "1" cannot be obtained from the duration detection circuits 5 and 6.
そして、例えば、キースイツチS5をオンにした
ときは、キー入力信号Ki1は直流電圧+EBによ
りスイツチS5を押している間「1」の状態となる
(第2図E)が、このスイツチを押している時間
は、tsはごく短い時間であるため、通常tsより
長い。 For example, when the key switch S5 is turned on, the key input signal K i1 remains at "1" due to the DC voltage +E B while the switch S5 is pressed (Fig. 2 E). The pressing time is usually longer than t s because t s is a very short time.
この場合、受信回路1では、タイミング判別信
号φ1及びφ2により、第2図Cで示したキース
イツチS1及びS3の2重押しの検出とほぼ同様の検
出がなされて、この場合を2重押しであると判別
する。したがつて、出力端子T1,T2,T3,T4に
は出力信号は表われない。 In this case, in the receiving circuit 1, the timing discrimination signals φ 1 and φ 2 are used to detect almost the same double pressing of the key switches S 1 and S 3 as shown in FIG. It is determined that the pressure is heavy. Therefore, no output signal appears at the output terminals T 1 , T 2 , T 3 , and T 4 .
一方、持続時間検出回路5では信号Ki1が
「1」である時間がts以上であることが検出され
て、その出力信号D1が「1」となる。このと
き、キースイツチS6が押されていなければ持続時
間検出回路6の出力信号D2は「0」であるの
で、インバータ9の出力2は「1」である。し
たがつて、出力信号D1と信号2の論理積をとる
アンド回路7の出力が「1」となり、キースイツ
チS5と対応関係にある出力端子T5に出力信号Ko5
が得られる。 On the other hand, the duration detection circuit 5 detects that the time during which the signal K i1 is "1" is longer than t s , and its output signal D 1 becomes "1". At this time, if the key switch S6 is not pressed, the output signal D2 of the duration detection circuit 6 is "0", so the output 2 of the inverter 9 is "1". Therefore, the output of the AND circuit 7 that takes the logical product of the output signal D 1 and the signal 2 becomes "1", and the output signal Ko 5 is sent to the output terminal T 5 corresponding to the key switch S 5 .
is obtained.
キースイツチS6のみがオンとされ、キースイツ
チS5がオフであるときは、上述と同様にして持続
時間検出回路6の出力D2が「1」となり、この
ときインバータ10の出力1が「1」であるこ
とからアンド回路8の出力が「1」となり、キー
スイツチS6と対応関係にある出力端子T6に出力
信号Ko6が得られる。 When only the key switch S6 is on and the key switch S5 is off, the output D2 of the duration detection circuit 6 becomes "1" in the same manner as described above, and at this time the output 1 of the inverter 10 becomes "1". Therefore, the output of the AND circuit 8 becomes "1", and the output signal Ko 6 is obtained at the output terminal T 6 corresponding to the key switch S 6 .
キースイツチS5とS6がともにオンとされたとき
は、受信回路2ではやはり2重押しであると判別
して出力端子T1,T2,T3,T4には出力信号
Ko1,Ko2,Ko3,Ko4は得られない。そして、こ
のときは、持続時間検出回路5及び6の出力信号
D1及びD2がともに「1」となるため、インバー
タ9及び10の出力は「0」となり、出力端子
T5及びT6には「1」なる出力信号Ko5及びKo6は
得られないが、アンド回路11の出力が「1」と
なり、出力端子T56に出力信号K056が得られる。
すなわち、キースイツチS5とS6をともにオンとし
たキー入力に対応した出力信号K056が得られるも
のである。 When both key switches S5 and S6 are turned on, the receiving circuit 2 determines that it is a double press and outputs an output signal to the output terminals T1 , T2 , T3 , and T4.
Ko 1 , Ko 2 , Ko 3 , and Ko 4 cannot be obtained. At this time, the output signals of the duration detection circuits 5 and 6 are
Since D 1 and D 2 both become "1", the outputs of inverters 9 and 10 become "0", and the output terminal
Although the output signals Ko 5 and Ko 6 of "1" are not obtained at T 5 and T 6 , the output of the AND circuit 11 becomes "1", and the output signal K 056 is obtained at the output terminal T 56 .
That is, an output signal K056 corresponding to a key input when both key switches S5 and S6 are turned on is obtained.
以上のようにして、この発明によれば、キー装
置において、簡単な回路を付加するだけでキース
イツチの2重押しが可能となる。 As described above, according to the present invention, a key switch can be pressed twice by simply adding a simple circuit to the key device.
また、この発明では、キー入力信号出力端子の
数やキースキヤン信号の数を増すことなく、キー
入力の数を増加することができるという利点もあ
る。 Further, the present invention has the advantage that the number of key inputs can be increased without increasing the number of key input signal output terminals or the number of key scan signals.
なお、図の例では持続時間検出回路5及び6で
は、tsより長い時間、「1」信号が持続したと
き、これを検出するようにしたが、これは、キー
スキヤン信号φ1及びφ2のくり返し周期が短い
場合、マトリクスキースイツチS1〜S4の操作であ
るにもかかわらず、スイツチS5及びS6の操作であ
ると判別する誤動作を防ぐためで、検出する持続
時間は、最小、信号φ1及びφ2のパルス巾τよ
り大きければよい。 In the example shown in the figure, the duration detection circuits 5 and 6 detect when the "1" signal persists for a time longer than ts , but this is because the key scan signals φ 1 and φ 2 When the repetition period is short, this is to prevent malfunctions in which the operation is determined to be the operation of switches S5 and S6 even though it is an operation of matrix key switches S1 to S4.The detection duration is the minimum, It only needs to be larger than the pulse width τ of the signals φ 1 and φ 2 .
第1図はこの発明によるキー装置の一例の系統
図、第2図はその説明のための波形図である。
1はキーマトリクスで、S1〜S4はそのキースイ
ツチ、2は受信回路、3は信号発生回路、4は正
の直流電圧の得られる端子、5及び6は持続時間
検出回路、S5及びS6は別のスイツチである。
FIG. 1 is a system diagram of an example of a key device according to the present invention, and FIG. 2 is a waveform diagram for explaining the key device. 1 is a key matrix, S 1 to S 4 are its key switches, 2 is a receiving circuit, 3 is a signal generation circuit, 4 is a terminal from which a positive DC voltage can be obtained, 5 and 6 are duration detection circuits, S 5 and S 6 is another switch.
Claims (1)
ヤン信号の供給されるキーマトリツクススイツチ
とは別のキースイツチを介して直流電圧の得られ
る端子に接続されるとともに、上記キー入力信号
出力端子に所定時間以上一の状態を持続する直流
信号が得られたとき、これを検出して出力信号を
得る検出回路が設けられたキー装置。1. The key input signal output terminal is connected to a terminal from which DC voltage is obtained via a key switch different from the key matrix switch to which the pulse-shaped key scan signal is supplied, and the key input signal output terminal is connected to the key input signal output terminal for a predetermined period or more. A key device equipped with a detection circuit that detects a DC signal that maintains one state and obtains an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14834578A JPS5574632A (en) | 1978-11-30 | 1978-11-30 | Key unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14834578A JPS5574632A (en) | 1978-11-30 | 1978-11-30 | Key unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5574632A JPS5574632A (en) | 1980-06-05 |
| JPS6142291B2 true JPS6142291B2 (en) | 1986-09-20 |
Family
ID=15450679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14834578A Granted JPS5574632A (en) | 1978-11-30 | 1978-11-30 | Key unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5574632A (en) |
-
1978
- 1978-11-30 JP JP14834578A patent/JPS5574632A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5574632A (en) | 1980-06-05 |
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