JPS6142355B2 - - Google Patents
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- JPS6142355B2 JPS6142355B2 JP56043367A JP4336781A JPS6142355B2 JP S6142355 B2 JPS6142355 B2 JP S6142355B2 JP 56043367 A JP56043367 A JP 56043367A JP 4336781 A JP4336781 A JP 4336781A JP S6142355 B2 JPS6142355 B2 JP S6142355B2
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- JP
- Japan
- Prior art keywords
- shift register
- output
- stages
- nand circuit
- stage
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002498 deadly effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は単発生のパルスを順次シフトするシフ
トレジスタに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a shift register that sequentially shifts single pulses.
従来、サンプル回路、走査回路等に用いるよう
に単発生のパルスを順次シフトするシフトレジス
タにおいては、第１図に示すように、シフトレジ
スタ３ｍ−１，３ｍ，３ｍ＋１は夫々従続接続さ
れ、各リセツト及びクロツク入力端は同一のライ
ンによつて一括して制御されており、第１図ｂに
示す如く、斜線の目的パルスが順次シフトされて
いくが、本目的パルスが到達するまでまたは通過
後は当該シフトレジスタは動作していなくても本
質的には何ら支障ないにもかかわらず、常に動作
状態にあるために消費電力が大きくなつてしまう
欠点があり、特に高周波になつてくるとこの欠点
は致命的であつた。 Conventionally, in a shift register that sequentially shifts single pulses as used in sample circuits, scanning circuits, etc., shift registers 3m-1, 3m, and 3m+1 are connected in series, and each The reset and clock input terminals are collectively controlled by the same line, and as shown in Figure 1b, the target pulse indicated by diagonal lines is shifted sequentially, but until the target pulse arrives or after passing. Although there is essentially no problem with the shift register even if it is not operating, it has the disadvantage of increasing power consumption because it is always in operation, and this disadvantage particularly increases when the frequency becomes high. was deadly.
本発明は上記の欠点に鑑みなされたものであ
り、各シフトレジスタの動作期間を必要最低限に
とどめることにより、大巾な消費電力の低減をは
かることを目的としたものである。 The present invention has been made in view of the above-mentioned drawbacks, and an object of the present invention is to significantly reduce power consumption by keeping the operating period of each shift register to the minimum necessary period.
以下、図面に従つて本発明の詳細を説明すると
第２図は本発明の一実施例を示すブロツク図を示
すもので、シフトレジスタ３ｍ−２，３ｍ−１，
３ｍ，３ｍ＋１は夫々シリーズに接続されるとと
もに、各クロツク入力はゲート４ｍ−２，４ｍ−
１，４ｍ，４ｍ＋１を介してクロツクライン１に
接続されており、ゲート４ｍ−２は図示されない
シフトレジスタ３ｍ−４の出力とシフトレジスタ
３ｍ−１の出力、ゲート４ｍ−１は図示されない
シフトレジスタ３ｍ−３の出力とシフトレジスタ
３ｍの出力、ゲート４ｍはシフトレジスタ３ｍ−
２の出力とシフトレジスタ３ｍ＋１の出力、ゲー
ト４ｍ＋１シフトレジスタ３ｍ−１の出力と図示
されないシフトレジスタ３ｍ＋２の出力によつて
夫々制御されるべく制御されている。 The details of the present invention will be explained below with reference to the drawings. FIG. 2 shows a block diagram showing an embodiment of the present invention, in which shift registers 3m-2, 3m-1,
3m and 3m+1 are connected in series, and each clock input is connected to gates 4m-2 and 4m-.
The gate 4m-2 is connected to the output of the shift register 3m-4 (not shown) and the output of the shift register 3m-1, and the gate 4m-1 is connected to the shift register 3m (not shown). -3 output and shift register 3m output, gate 4m is shift register 3m-
2, the output of the shift register 3m+1, the output of the gate 4m+1, the output of the shift register 3m-1, and the output of the shift register 3m+2 (not shown), respectively.
さて、動作であるが、通常各ゲート４ｍ−２，
〜４ｍ＋１は閉じており、シフトレジスタ３ｍ−
２，〜３ｍ＋１は動作していない。ところで２段
前のシフトレジスタが動作して出力があつた場
合、たとえばシフトレジスタ３ｍ−２が動作して
パルス出力が生じた時ゲート４ｍは開き、シフト
レジスタ３ｍは動作を開始し、目的パルスがシフ
トレジスタ３ｍ−１に来ると次のゲート４ｍ＋１
も開きシフトレジスタ３ｍ＋１も動作を始めると
ともにゲート４ｍ−２は閉じられシフトレジスタ
３ｍ−２は動作を終了し停止する。そして、目的
パルスがシフトレジスタ３ｍに読み込まれると、
以下同様にしてシフトレジスタ３ｍ＋２が動作を
始めシフトレジスタ３ｍ−１は動作を停止する。 Now, regarding the operation, normally each gate is 4m-2,
~4m+1 is closed, shift register 3m−
2,~3m+1 are not operating. By the way, when the shift register two stages before operates and outputs, for example, when the shift register 3m-2 operates and a pulse output occurs, the gate 4m opens, the shift register 3m starts operating, and the target pulse is output. When it comes to shift register 3m-1, the next gate 4m+1
The gate 4m-2 is closed, and the shift register 3m+1 is also opened, and the gate 4m-2 is closed, and the shift register 3m-2 finishes its operation and stops. Then, when the target pulse is read into the shift register 3m,
Thereafter, shift register 3m+2 starts operating and shift register 3m-1 stops operating in the same manner.
従つて本方式を用いると全シフトレジスタのう
ち常に動作しているのは初段と２段目（これは２
段以上前がないからであるが、後段によつて動作
を停止させることが可能であるが）及び他の３段
の計５段〜３段であり、（場合によつては最終段
も後段からのリセツトがかからないから常に動作
させるが）サンプリング回路やメモリ選択などの
走査回路用として100段以上のシフトレジスタが
接続されている場合、数10分の１の消費電力に低
減することが可能であり、大きな効果がある。但
しここでは２段前の出力と１段後の出力を利用し
ているがそれ以前及び以後でも効果はあるし数段
毎にクロツクの入力を制御してもよい。 Therefore, when using this method, the first and second stages (this is the second stage) are always operating among all shift registers.
This is because there is no previous stage, but it is possible to stop the operation by the latter stage) and three other stages, totaling 5 to 3 stages (in some cases, the final stage is also the latter stage). However, if a shift register of 100 stages or more is connected for a scanning circuit such as a sampling circuit or memory selection, the power consumption can be reduced to several tenths. Yes, it has a big effect. However, here, the output of two stages before and the output of one stage after are used, but the effect can be obtained even before and after that, and the clock input may be controlled every several stages.
第３図は本発明による具体的な一実施例であ
り、ゲート４ｍ−１，４ｍ，４ｍ＋１をナンド回
路５ｍ−１，５ｍ，５ｍ＋１、ナンド回路６ｍ−
１，６ｍ，６＋１、ナンド回路７ｍ−１，７ｍ，
７＋１によつて構成した一実施例を示したもので
ある。シフトレジスタ３ｍ−２，３ｍ−１，３
ｍ，３ｍ＋１は従続に接続されるとともに、ナン
ド回路５ｍの一方の入力端には２段前のシフトレ
ジスタ３ｍ−２の出力のが、もう一方の入力端
にはナンド回路６ｍの出力が、出力はナンド回路
６ｍ，７ｍの夫々の一方の入力端に、ナンド回路
６ｍのもう一方の入力端は一段後のシフトレジス
タ３ｍ＋１の出力のに、ナンド回路７ｍのもう
一方の入力端はクロツクライン１に夫々接続さ
れ、以下同様に接続されている。 FIG. 3 shows a specific embodiment according to the present invention, in which the gates 4m-1, 4m, 4m+1 are connected to NAND circuits 5m-1, 5m, 5m+1, and the NAND circuit 6m-
1,6m, 6+1, NAND circuit 7m-1,7m,
This shows an example of a 7+1 configuration. Shift register 3m-2, 3m-1, 3
m, 3m+1 are connected in series, and one input terminal of the NAND circuit 5m receives the output of the shift register 3m-2 two stages before, and the other input terminal receives the output of the NAND circuit 6m. The output is connected to one input terminal of each of the NAND circuits 6m and 7m, the other input terminal of the NAND circuit 6m is connected to the output of the shift register 3m+1 which is one stage later, and the other input terminal of the NAND circuit 7m is connected to the clock line 1. are connected to each other, and the following are connected in the same way.
さて動作であるが、目的パルスがシフトレジス
タ３ｍ−２に到達しないうちはナンド回路５ｍ，
６ｍによつて構成される周知のフリツプフロツプ
は出力がローレベルとなつており（出力が決まら
ない時はナンド回路６ｍを３入力にしてもう一つ
の入力に初期値を設定する入力を入れるように構
成すればよい。）従つてナンド回路７ｍは閉じて
おりシフトレジスタ３ｍ（当然シフトレジスタ３
ｍ＋１も）は停止している。さて２段前のシフト
レジスタ３ｍ−２に目的パルスが到達し第３図ｂ
突に示すように出力Ｑが生ずると、はローとな
るためにナンド回路５ｍの出力は反転しナンド回
路７ｍはクロツクラインに接続されたインバータ
と等価になり、７ｍに示されるパルスがクロツク
バーとして加えられる。そして目的パルスがシフ
トレジスタ３ｍ−１、シフトレジスタ３ｍと移動
してシフトレジスタ３ｍ＋１に入ると、シフトレ
ジスタ３ｍ＋１の出力はローになるためにナン
ド回路５ｍ，６ｍによつて構成されるフリツプフ
ロツプはリセツトされ、もとの状態に戻りナンド
回路７ｍは閉じられてシフトレジスタ１ｍは再び
停止する。従つて各シフトレジスタはクロツクパ
ルスの正確に３周期分だけ動作する。 Now, regarding the operation, until the target pulse reaches the shift register 3m-2, the NAND circuit 5m,
The well-known flip-flop constructed by 6m has an output at a low level (when the output is not determined, the NAND circuit 6m is configured to have 3 inputs, and the other input is configured to input an input to set the initial value). ) Therefore, the NAND circuit 7m is closed and the shift register 3m (of course the shift register 3m is closed).
m+1) is also stopped. Now, the target pulse reaches the shift register 3m-2 two stages before, and it is shown in Figure 3b.
When the output Q suddenly occurs as shown, the output of the NAND circuit 5m becomes low, so the output of the NAND circuit 5m is inverted, and the NAND circuit 7m becomes equivalent to an inverter connected to the clock line, and the pulse shown at 7m is added as a clock bar. It will be done. When the target pulse moves through shift register 3m-1 and shift register 3m and enters shift register 3m+1, the output of shift register 3m+1 becomes low, so the flip-flop constituted by NAND circuits 5m and 6m is reset. , the NAND circuit 7m is closed and the shift register 1m is stopped again. Each shift register therefore operates for exactly three periods of clock pulses.
このため接続数をｎとすると消費電力Ｐはもと
の消費電力P0に比して
Ｐ３／ｎ・P0〜５／ｎ・P0
（初段と２段目を常に動かした場合）
となり、接続段数が多くてもほとんど消費電力は
一定（３〜５段分のみ）で、大きな消費電力の削
減ができる。 Therefore, if the number of connections is n, the power consumption P will be P3/n・P 0 ~ 5/n・P 0 (when the first stage and second stage are always moving) compared to the original power consumption P 0 , Even if the number of connected stages is large, power consumption remains almost constant (only for 3 to 5 stages), resulting in a significant reduction in power consumption.
以上のように、本発明によると、単発生のパル
スを順次伝達していくシフトレジスタ群において
少くとも２段以上前のシフトレジスタ出力と且つ
１段以上後のシフトレジスタ出力によつてクロツ
クの入力を制御するべく構成することによつて、
高速・多段のシフトレジスタを必要とする回路の
消費電力を大巾に削減することができ、その効果
は非常に大きい。 As described above, according to the present invention, in a group of shift registers that sequentially transmit single pulses, a clock is input by the output of a shift register at least two stages earlier and the output of a shift register one stage or more later. By configuring to control
The power consumption of circuits that require high-speed, multi-stage shift registers can be significantly reduced, and the effect is very large.
第１図ａは従来例による回路図、ｂはその出力
波形図、第２図は本発明による一実施例を示すブ
ロツク図、第３図ａは本発明の具体的な一実施例
を示す回路図、ｂはその出力波形図である。
１……クロツクライン、２……リセツトライ
ン、３ｍ−２，３ｍ−１，３ｍ，３ｍ＋１……シ
フトレジスタ、４ｍ−２，４ｍ−１，４ｍ，４ｍ
＋１……ゲート、５ｍ−１，５ｍ，５ｍ＋１，６
ｍ−１，６ｍ，６ｍ＋１，７ｍ−２，７ｍ−１，
７ｍ，７ｍ＋１……ナンド回路、２ｍ−２，２ｍ
−１，２ｍ……出力端。
Fig. 1a is a circuit diagram of a conventional example, b is an output waveform diagram thereof, Fig. 2 is a block diagram showing an embodiment of the present invention, and Fig. 3a is a circuit showing a specific embodiment of the present invention. Figure 5b is a diagram of the output waveform. 1...Clock line, 2...Reset line, 3m-2, 3m-1, 3m, 3m+1...Shift register, 4m-2, 4m-1, 4m, 4m
+1...Gate, 5m-1,5m,5m+1,6
m-1, 6m, 6m+1, 7m-2, 7m-1,
7m, 7m+1...Nand circuit, 2m-2, 2m
-1,2m...Output end.
Claims (1)
おいてクロツク入力を、最初の２段と最後の一段
を除いて各々、または複数個毎に、２段以上前の
出力及び次段以下の出力によつて制御されるべく
構成したことを特徴とするシフトレジスタ回路。1. In each successively connected shift register, the clock input is applied to each or multiple stages except for the first two stages and the last stage, using the output of two or more stages before and the output of the next stage or less. A shift register circuit configured to be controlled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043367A JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043367A JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57158095A JPS57158095A (en) | 1982-09-29 |
| JPS6142355B2 true JPS6142355B2 (en) | 1986-09-20 |
Family
ID=12661869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56043367A Granted JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57158095A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (en) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | Semiconductor integrated circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035400A (en) * | 1983-08-05 | 1985-02-23 | Sharp Corp | Complementary type metal oxide film semiconductor device |
| JPH03147598A (en) * | 1989-11-02 | 1991-06-24 | Sony Corp | Shift register |
| TW283230B (en) | 1994-08-16 | 1996-08-11 | Handotai Energy Kenkyusho Kk | |
| TW564430B (en) | 2001-07-16 | 2003-12-01 | Semiconductor Energy Lab | Shift register and method of driving the same |
-
1981
- 1981-03-25 JP JP56043367A patent/JPS57158095A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (en) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57158095A (en) | 1982-09-29 |
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