JPS6144345B2

JPS6144345B2 -

Info

Publication number: JPS6144345B2
Application number: JP54028778A
Authority: JP
Inventors: Isamu Yasui; Kazuo Furukawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-03-14
Filing date: 1979-03-14
Publication date: 1986-10-02
Also published as: JPS55122293A

Description

【発明の詳細な説明】本発明は、シフトレジスタ形メモリである磁気
バブルメモリや電荷結合型素子（CCD）メモリ
やICメモリに好適なメモリ装置の制御装置に関
する。

電子交換機用フアイルメモリとして使用される
磁気バブルメモリや電荷結合型素子メモリのよう
に、シフトレジスタ型で複数の情報ループからな
るメモリ装置においては、一部の情報ループが使
用不可能なチツプも含めて使用し、チツプの歩留
りを向上させている。そして、この使用不可能な
情報ループの使用を避けるため、磁気バブルメモ
リ装置内に使用不可能ループ（以下不良ループと
称す）のループ位置情報を記憶する付加メモリを
備え、その不良ループ位置情報を読出したときそ
れを識別し、不良ループは使用しないようにして
いる。

第１図および第２図は従来の不良ループの位置
情報読出し制御を説明する図であつて、第１図
ａ，ｃは不良ループを含んである磁気バブルメモ
リの情報ループ配置図、第１図ｂ，ｄは、第１図
ａ，ｃに対応する不良ループの付加メモリ書込み
状態図である。また、第２図は第１図の制御方式
を達成するための回路ブロツク図である。

第１図ａ，ｃにおいて、横軸番号は情報を格納
するためのマイナループ番号を示し、縦軸は各チ
ツプの情報ビツト位置を示している。そして、使
用可能な良ループは空状態とし、使用不可能な不
良ループは×印で示している。第１図ａにおいて
は、例えば2⁰を示すチツプには不良ループがな
く、2¹を示すチツプには７番目、11番目が不良ル
ープであることがわかる。

本例の磁気バブルメモリ装置は、１バイト（８
ビツト）の情報を使用する装置であり、まず第１
図ａの第０バイトとしては破線で囲んだ如く2⁰〜
2₇チツプまでの各々の０番目の８マイナループを
使用する。次に第１バイトとしては、2⁰〜2³，2⁵
〜2⁸チツプの各々の１番目の８マイナループを使
用する。そして、第７バイトに注目すると、有効
なマイナループは2⁰，2²，2⁴，2⁶〜2⁸チツプの７
つのマイナループしかないので、１バイトを構成
するには不可能であり、そのような場合には、第
７バイトを飛び越し、時間的に次のタイミングに
アクセスされる2⁰〜2⁷チツプの８番目のマイナル
ープに第７バイトの情報を割当てる。

第１図ｂは、第１図ａに対する付加メモリの情
報であり、対応する情報バイトに不良ループがな
い時は全部「０」、不良ループが１つある時は、
不良ループ位置＋「１」、不良ループが２つ以上の
場合（例えば第１図ａの７番目のマイナループ）
は、全部「１」を書込むようにしてある。第１図
ｃに対応する第１図ｄの付加メモリにおいても同
様である。

一方、このような磁気バブルメモリ装置など、
大量フアイル記憶装置ではメモリの直接周辺部の
経済化を図るため、直接周辺部の共用化を行なつ
ている。磁気バブルメモリ装置では、コイルドラ
イバ、チツプドライバ、センスアンプなどをバブ
ルモジユール単位毎に切換えて使用している。す
なわち、第１図において、ａ，ｃで示した部分が
それぞれバブルモジユールに相当し、それぞれに
対応する付加メモリ情報がｂ，ｄに相当するもの
である。

次に、第１図に示す不良ループ位置情報の読出
し制御について、第２図の回路ブロツクに従つて
説明する。図中、１ａ，１ｂはバブルモジユー
ル、２ａ，２ｂは付加メモリ、３は付加メモリ２
ａ，２ｂ内の情報を読み出し制御するアドレスレ
ジスタ、４はAND回路７，８から成るデータセ
レクタで、バブルモジユール１ａの出力と選択指
令信号Ａ、並びにバブルモジユール１ｂの出力と
選択指令信号Ｂとの論理積をとつている。５は
AND回路９，１０から成る付加メモリデータセ
レクタ５で、付加メモリ２ａの出力と選択指令信
号Ａ、並びに付加メモリ２ｂの出力と選択指令信
号Ｂとの論理積をとつている。６はデータセレク
タ４と付加メモリデータセレクタ５の出力信号を
入力とし、バブルモジユール１ａおよび１ｂのデ
ータを再配列するためのデータ再配列回路であ
る。

第２図の回路ブロツクによれば、図示していな
い上位装置からの指令によるアクセスにおいて、
バブルメモリ情報が例えばバブルモジユール１ａ
から読出されると、そのバイトに対応する不良ル
ープ情報が付加メモリアドレスレジスタ３よりの
アドレス情報にもとづき付加メモリ２ａより読出
される。すなわち、バブルモジユール１ａが選択
されていることによつて入力される選択指令信号
Ａと、各々のバブルモジユール１ａ、付加メモリ
２ａの読出し情報とをデータセレクタ４、付加デ
ータセレクタ５により論理積をとり、それをデー
タ再配列回路６に入力する。ここでもつて、バブ
ルモジユール１ａの出力は不良ループを除いた、
いわゆる良ループを形成する正しいビツト位置に
配列替えされる。なお、もう１つのバブルモジユ
ール１ｂの制御動作についても同様であり、さら
に複数個のバブルモジユールを備えた場合におい
ても同様の構成をとり、その場合は当然付加メモ
リもバブルモジユール数に対応して増えるもので
ある。

第１図および第２図で説明した磁気バブルメモ
リ制御方式は、バブルチツプの歩留りを向上させ
る上で有効な手段であるが、バブルチツプの不良
ループ発生率は製造プロセスによりほぼ決定して
しまうため、不良ループ発生率が極めて少ない場
合にはバブルモジユール毎に設けた付加メモリの
使用効率が低下し、設置した付加メモリに無駄を
生ずることになる。また、ICメモリにおいても
欠陥の問題がある。磁気バブルやCCDと同じく
ICメモリでも記憶部位（ICの素子そのものの欠
陥や駆動部の欠陥をも含めて）に欠陥が生じ、こ
の欠陥への対策は、付加メモリによつて磁気バブ
ルやCCDと同じく一定の解決がはかれる。しか
し、複数のICメモリを使用するメモリ装置にあ
つては、各メモリ装置毎に付加メモリを設けたの
では付加メモリの数が増加してしまう。

本発明の目的は、上記した従来技術の欠点をな
くし、付加メモリの使用効率を上げ、経済的なメ
モリ制御方式を提供するにある。

本発明は、従来方式の付加メモリに対して単位
情報毎に不良ループ情報を書込むことを止め、複
数の単位情報毎に不良ループ情報を書込むように
したものである。すなわち、複数の単位情報に対
する不良ループの位置情報を同一アドレスに対し
て書込みが行なえる付加メモリを有し、その付加
メモリから所定の位置情報を読出すことによつて
不良ループを避け、使用するものである。以下、
第３図および第４図に従つて本発明の一実施例を
詳述する。

第３図ａは、第１図ａとｃの不良ループのオア
情報であり、これをコーデイングしたものが第３
図ｂである。すなわち、第１図ａ，ｃに示す２つ
のバブルモジユールに対して第３図ｂの如く１つ
の付加メモリを有し、その付加メモリには、前記
各バブルモジユールの不良ループのオア情報をも
とにコーデイングした情報を書込むようにしてい
る。したがつて、第１図ａのバブルモジユールを
アクセスする場合でも、第１図ｃのバブルモジユ
ールをアクセスする場合でも、第３図ｂに示す同
一の付加メモリをアクセスすることになり、使用
するマイナループの形態は両方のバブルモジユー
ルとも同一である。この場合、不良ループ情報の
オア情報が付加メモリに記憶されているので、ど
ちらのバブルモジユールの場合でも不良ループが
使用されてしまうことはない。

これを第４図の回路ブロツクに従つて説明す
る。第４図において第２図の符号と同一符号を付
してあるものは同一のものを示すが、本例ではバ
ブルモジユール１ａ，１ｂに対して１つの付加メ
モリ２が共通使用されている点である。これによ
つて、付加メモリ２とデータ再配列回路６との間
に設けられていた付加データセレクタも必要とし
ていない。

第４図によれば、図示していない上位装置から
の指令によるアクセスにおいて、バブルメモリ情
報がバブルモジユール１ａから読出され、データ
セレクタ４により選択指令信号Ａとの論理積がと
られてデータ再配列回路６に入力される。それと
同時に、前記バブルモジユールのバイトに対する
不良ループ情報が、付加メモリアドレスレジスタ
３にもとずき付加メモリ２より読出され、データ
再配列回路６に入力される。データ再配列回路６
においては、バブルモジユール１ａより読出され
たデータ情報は、付加メモリ２よりの入力情報に
従つて不良ループを除いた良ループだけによる正
しいビツト位置に配列替えされる。なお、この場
合、同一バイト位置に対しては、バブルモジユー
ル１ａ，１ｂのいずれの場合でも付加メモリ２か
ら読出される情報は同一である。更に詳述する。

バブルメモリモジユール１ａと１ｂとは、同一
記憶容量を持つ。例えば第３図ａの例でみれば、
９×131ビツトとなる。一般には、数Ｋバイトや
数十Ｋバイトであり、更には数10Kバイトに達す
ることがある。この２つのバブルメモリモジユー
ル１ａと１ｂとは、例えばモジユール１ａでアド
レス（バイト単位）で０〜4Kを使用し、モジユ
ール１ｂでアドレス（バイト単位）で4K以上〜
8Kを使用するといつたアドレス分けがなされて
いる。

第４図で、選択指令信号Ａはバブルメモリモジ
ユール１ａの出力を選択し、選択指令信号Ｂはバ
ブルモジユール１ｂの出力を選択する。

先ず、選択指令信号Ａが入つている間は、バブ
ルモジユール１ａからの読出しデータがアンドゲ
ート７、オアゲート４を通りデータ再配列回路６
に送られる。一方、バブルモジユールのアクセス
アドレスと同じアドレス（上述の説明ではモジユ
ール内のアドレスであり、この場合、完全アドレ
ス一致ではない）がアドレスレジスタ３に与えら
れ、付加メモリ２をアクセスする。このアドレス
に従つて付加メモリ２の内容が読出される。

付加メモリ２からの読出しデータが第３図ｂの
第８番目のデータ“1111”である時には、データ
再配列回路６はバブルモジユール１ａの第８番目
のループは欠陥があり且つ使用不能と判断する。
一方、付加メモリ２からの読出しデータが第３図
ｂの第２番目のデータ“1010”である時には、デ
ータ再配列回路６はバブルメモリ１ａの第２番目
のループの第５ビツト目は欠陥があり使用不能と
判断する。そしてこの使用不能のビツトに代つて
残りのビツトが使われる。

こうした判断のもとに、データ再配列回路６
は、ループ全体使用不能の第７番目のループの如
きものは、データとして使用しない。また、第２
番目のループの第５ビツトもデータとして使用し
ない。こうした欠陥部分を除いた部分についてデ
ータの再配列を行う。

一方、選択指令信号Ｂが入つている間は、バブ
ルモジユール１ａからの読出しデータがアンドゲ
ート８、オアゲート４を通りデータ再配列回路６
に送られる。一方、バブルモジユールのアクセス
アドレスと同じアドレスがアドレスレジスタ３に
与えられ、付加メモリ２をアクセスする。このア
ドレスに従つて付加メモリ２の内容が読出され
る。

付加メモリ２からの読出しデータが、第３図ｂ
の第８番目のデータ“1111”である時には、デー
タ再配列回路６はバブルモジユール１ｂの第８番
目のループは欠陥があり、且つ使用不能と判断す
る。但し、付加メモリ内のデータは、モジユール
１ａ，１ｂの欠陥情報のオア論理をとつているた
め、モジユール１ｂの第８番目のループに欠陥は
なく、モジユール１ａの第８番目のループに欠陥
があるかもしれない。また、モジユール１ａに欠
陥はなく、モジユール１ｂに欠陥があるかもしれ
ない。また、両モジユールに欠陥があるかもしれ
ない。これらのいずれの場合にみ、付加メモリ内
には欠陥情報が格納されている。

一方、第３図ｂの第２番目のデータ“1010”で
ある時には、第２番目のループ中の第５番目のビ
ツト位置に欠陥があると判断する。この欠陥もオ
ア論理をとつている故、モジユール１ａか１ｂか
のいずれかと特定できない。少なくともいずれか
一方に欠陥があれば、その該当ビツトは欠陥があ
るとして他のビツトにとつて代る。

モジユール１ｂからのデータ読出しに際しても
データ再配列回路６は、上記判断をした後、欠陥
部分を除いてデータの再配列を行う。

上述のように、２個のバブルモジユールに対し
て共通使用できる１個の付加メモリを設け、不良
ループを除いた良ループでもつてデータ再配列が
できるようにしてあるから、どちらか一方のバブ
ルモジユールあるいは同一バブルモジユール内で
不良ループ発生率が少ない場合でも有効に付加メ
モリが使用できる。

なお、上述の実施例においては、２個のバブル
モジユールに対して１個の付加メモリを設けた場
合を例にとつて説明したが、この数に限るもので
はない。また、各モジユールで対応するバイトに
対して付加メモリの共通化を図つた場合について
述べたが、同一モジユール内で複数バイト毎、例
えばＮバイト目（Ｎ＋１）バイト目に付加メモリ
を共通化することも容易に可能である。ICメモ
リにあつても共通付加メモリを使用することによ
つて、共通な効率使用が可能となつた。

以上、説明した如く本発明は、複数の単位情報
に対する不良ループの位置情報を同一アドレスに
対して書込みのできる付加メモリを備え、その付
加メモリから読出した位置情報にもとずいて不良
ループを除いたデータ情報の再配列を行なうよう
にしたものである。したがつて、本発明によれ
ば、各単位情報で共通に付加メモリを使用できる
ので、設置すべき付加メモリは少なくて済み、回
路構成も簡単になるなど、経済的効果は大きい。

【図面の簡単な説明】

第１図および第２図は従来のメモリ制御方式を
説明するための図であつて、第１図ａ，ｃは情報
ループにおける不良ループの有無状態を示し、第
１図ｂ，ｄは第１図ａ，ｃに対応する付加メモリ
の情報状態を示す図、第３図および第４図は本発
明の一実施例を説明するためのもので、第３図ａ
は第１図ａ，ｃの不良ループを加算した場合の情
報ループ状態図、第３図ｂは第３図ａに対する付
加メモリの情報状態を示す図、第４図は第３図の
メモリ制御方式を達成するための回路ブロツク図
である。１ａ，１ｂ……バブルモジユール、２……付加
メモリ、３……アドレスレジスタ、４……データ
セレクタ、６……データ再配列回路、７，８……
AND回路、Ａ，Ｂ……選択指令信号。

Claims

【特許請求の範囲】１互いに別個にアクセスされる第１、第２のメ
モリ装置と、該第１、第２のメモリ装置の記憶部位の中で互
いに対応する位置の欠陥の有無情報をオア論理を
とり共通欠隙表示情報として格納する付加メモリ
と、上記第１、第２のメモリ装置の読出しアクセス
時、付加メモリをもアクセスし、該付加メモリか
らの共通欠陥表示情報を読出し、該共通欠陥表示
情報を判別し、欠陥情報であれば、その時読出し
た第１、第２のメモリ装置から読出したデータは
欠陥データとして排除し、欠陥情報でなければそ
の時読出した第１、第２のメモリ装置から読出し
たデータは正常データとして選択する手段と、より成るメモリ装置の制御装置。