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JPS6144424B2 - - Google Patents
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JPS6144424B2 - - Google Patents

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JPS6144424B2
JPS6144424B2 JP55172672A JP17267280A JPS6144424B2 JP S6144424 B2 JPS6144424 B2 JP S6144424B2 JP 55172672 A JP55172672 A JP 55172672A JP 17267280 A JP17267280 A JP 17267280A JP S6144424 B2 JPS6144424 B2 JP S6144424B2
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JP
Japan
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phase
reference signal
determining
phase difference
frequency division
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JP55172672A
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JPS5797251A (en
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Kuninosuke Ihira
Shigeyuki Umigami
Takashi Kaki
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Fujitsu Ltd
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Fujitsu Ltd
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    • H—ELECTRICITY
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2272—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 本発明はデイジタル位相同期回路の高速位相引
込方式に関し、特に位相同期変復調器（例えば
C.C.I.T.T.（国際電信電話諮問委員会）勧告の
V27やV29のモデム）等の位相同期復調器の受信
信号を位相同期発振器（以下PLL）の発振信号に
高速に位相同期させる方式に関する。
位相同期復調器は、受信信号をその変調速度に
同期した速度で復調するものであり、この同期の
ためにPLLが用いられる。PLLの発振信号を位相
同期復調器の受信信号に同期させるために、従来
は、PLLの発振周波数を変化させて、受信信号の
位相とPLLの発振信号の位相が一致した時点から
位相同期を取る方式が多かつた。この従来方式で
は、位相同期が確立する迄に数十シンボルインタ
ーバル（１シンボルインターバルとは変調速度の
１周期であり、以後単に１シンボルと称する）を
必要とし時間がかかりすぎる。
また、特開昭55―13549号公報に示される如
く、受信変調信号をサンプリングしてデイジタル
タイミング信号を得その零クロス点を検出して位
相同期をとる場合に、零クロス点からのずれをサ
ンプリング周波数を変化させることにより同期引
込みを速くしたものが知られている。しかしなが
ら、この従来方式によつても、サンプリング周波
数を変化させることにより抽出タイミングサンプ
ル値が所定値以下になる迄に時間がかかりすぎ、
タイミング位相引込みに数拾サイクル以上必要と
するという問題がある。
本発明の目的は、位相同期復調器の受信信号の
位相とPLLの発振信号の位相との位相差に応じて
PLLの発振を停止させ或いはPLL内のカウンタの
計数値を設定するという構想に基づき、PLLの発
振信号の位相を位相同期復調器の受信信号の位相
に同期させるのに要する時間を大幅に短縮する事
にある。
上述の目的を達成する為に、本発明によつて提
供される位相同期確立方式では、位相同期復調器
の受信信号から変調速度成分を帯域フイルタ等で
抽出して従来と同様に変調速度信号を得た後に、
受信信号の周波数にほぼ等しい発振周波数で自走
しているPLLの同期位相点と、それよりπ／２の
位相角だけ前の点における変調速度信号をサンプ
リングする。この２点のサンプル値y1及びy0か
ら、変調速度信号と発振信号との位相差φを求
め、この位相差の補角θに相当する時間の間PLL
の発振を停止させる。次いで、PLLの発振が再回
すると、変調速度信号とPLLの発振信号との位相
は一致する。こうして、PLLの発振信号が位相同
期復調器の変調速度信号に同期するために要する
時間は、サンプル値y0及びy1を得る時間（1/4シ
ンボル）とPLLを停止させる時間（最大１シンボ
ル）との知で済み、最大でも1.25シンボルで同期
が確立される。
又、PLLがＮ進の分周カウンタで構成されてい
る場合、位相角φに相当する計数値φＮ／２πを
その分周カウンタに設定する事によつても同期確
立を短時間に行い得る。この場合に同期確立に要
する時間はサンプル値y0及びy1を得る時間と、計
数値φＮ／２πを求め分周カウンタに設定するた
めの時間との和となる。計数値φＮ／２πを求め
るに読取り専用メモリ（ROM）を使用すれば、
計数値φＮ／２πを求めるのに要する時間は無視
できるので、サンプル値y0及びy1を得る時間1/4
シンボルで同期が確立される。
以下、添付の図面に基づいて本発明によるデイ
ジタル位相同期回路の高速引込方式の実施例を、
変調速度2400ボーのデータモデム受信部のPLLを
例にして詳細に説明する。
第１図はモデム受信部の概略構成を示すブロツ
ク図である。第１図において、電話回線を通して
送られてきた変調信号はRL点で受信され、アナ
ログ帯域フイルタBPF１によつて帯域外の信号成
分が除去され、次いでキヤリア検出器CDI２によ
つて一定振巾（例えば―26dBm）以上検出され
るとデイジタル信号がシーケンサSEQ３に与え
られ、シーケンサSEQ３はこのデイジタル信号
を受けると動作を開始して、自動利得制御器
AGC４、自動等化器AEQ５、デイジタル位相同
期発振器PLL６、自動位相制御器APC７、及び
デスクランブラDIS８等を一定のシンボル毎に制
御する。
一方、BPF１の出力はAGC４によつて一定の
平均的な受信信号振巾に増巾され、アナログデイ
ジタル変換器ADC９によつてデイジタル信号に
変換され、更に復調器DEM１０によつて復調さ
れる。この復調された信号は電話回線等による歪
みを伴なつており、又キヤリア信号との位相ずれ
があるので、自動等化器AEQ５によつて歪みが
補正され、自動位相制御器APC７によつて位相
ずれが補正される。そしてデスクランブラDIS８
によつて送信信号と同じものにして受信出力信号
RDとして送出される。ここでADC９以降の信号
処理はデイジタル的に行われ、かつ、受信出力信
号RDにビツトの欠除や不要ビツトの追加が生じ
て誤動作することを防ぐためにRLに受け取られ
た受信信号の変調速度に同期して処理される必要
がある。受信信号の変調速度に処理を同期させる
ために、復調器DEM１０の出力から変調速度成
分を帯域フイルタBPF１１によつて抽出する。し
かし、この抽出された変調速度信号はスクランブ
ルされたデータパターンや回線特性による歪みが
大きいので、平均的な変調速度信号を得るために
位相同期発振器PLL６が必要となる。送信での変
調速度精度はC.C.I.T.TのＶ２７やＶ２９の勧告
で±0.01％と期定されている。従つて、受信部の
PLLはこの範囲を含むキヤツプチヤレンジを持つ
PLLを持てばよい。しかしながら、受信信号を受
け始めた初期にはPLLが同期確立しておらず、±
0.01％のキヤプチヤレンジのPLLの同期確立には
位相が180℃ずれる時間、例えば2.08秒も必要と
なる。
第２図は第１図の回路に含まれるPLL６の構成
の従来例を示すブロツク図である。第２図におい
て、PLLは発振器OSC２１、ゲート回路RT２
２、分周カウンタCNT２３、及び位相比較器PD
２４から構成されている。発振器OSC２１の発
振周波数は第１図の帯域フイルタ１１から与えら
れる変調速度信号の周波数RボーのＮ倍よりキ
ヤプチヤレンジ分だけ高く選定されている。例え
ばR＝2400Hz、Ｎ＝312、キヤプチヤレンジが
Rの0.02％の場合、OSC２１の発振周波数は
748.950KHzに選ばれる。ただしＮは分周カウン
タCNT２３の分周比である。位相検出器PD２４
は、帯域フイルタ１１（第１図）の出力の変調速
度信号R（PLLの同期の基準信号であるので同
期基準信号又は単に基準信号と称する）と分周カ
ウンタCNT２３の出力との位相比較を行い、
CNT２３の出力周波数が基準信号の周波数より
高い場合はCNT２３の出力周波数を低くするた
めに、位相比較器２４の出力を論理１にし、それ
によりゲート回路２２は発振器OSC２１からの
パルスの通過を１個だけ禁止する。こうして、基
準信号の周波数RとカウンタCNT２３の出力の
位相が一致する様にPLLは動作する。
従来はPLLの同期引込を早く行わせるために、
CNT２３の分周比Ｎを変えたり、歯抜の個数を
変えたりして、早く位相が一致する様にしてい
た。そして位相一致が許容範囲内に入つた後に
PLL動作に移つて同期引込を行つていたが、この
従来方式では10シンボル以上の同期引込時間を要
した。
次に本発明について説明する。
本発明においては、PLLの同期確立のために送
信信号はトレーニング信号として送られて、整つ
た正弦波形の変調速度信号がモデム受信部で得ら
れるようになつている事に着目し、正弦波に近い
変調速度信号をサンプリングしてPLL同期引込動
作を行わせる。
第３図ａ及びｂはそれぞれ、PLLが位相同期し
ている場合の分周カウンタCNT２３の出力パル
スと基準信号Rのサンブル値y0，y1，y2，y3，
y0′，y1′，y2′…を示す。そしてサンプル点はCNT
２３の内容によつて決められ、等間隔になる様に
選ばれ、特に、後述するton-1φを求めるのに便
利なようにRの４倍にする事が望ましい。第３
図ＣはPLLが位相同期していない時の基準信号
Rとそのサンプル点y0，y1及び同期した時のサン
プル点y1′，y2′，y3′を示す。サンプル点y0とy1の
位相間隔はπ／２だけy0が進んでいるとする。ま
ず、サンプル値y0とy1の値を測定して基準信号
Rとy1のサンプル点との位相角φを求める。トレ
ーニング信号中の基準信号Rは正弦波と見なせ
るので、第５図の基準周波数Rのベクトル図に
示される様に、半径ｒの回転ベクトルでサンプリ
ング値と位相角φの関係が表わされる。サンプリ
ング値y1及びy0と位相角φとの関係は次の式(1)及
び(2)の通りである。
y1＝γsinφ ……(1) y0＝γsin（φ―π／２）＝―γcosφ ……(2) (1)式を(2)式で割れば、次の式(3)が得られる。
ｙ１／ｙ０＝―tanφ よつて、位相角φは次の式(4)で表わされる。
φ＝tan-1（―ｙ１／ｙ０） ……(4) (4)式のφの値は−π／２から＋π／２までの範
囲にあるので、第４図の第１、第２象限と第３、
第４象限との判定ができない。しかしながら、y0
とy1のサンプル値の正負の符号を考えると、第５
図に示されるように、y1の存在する象限が判定で
きる。すなわち、第５図１の場合はy1＞０、y0＜
０であり、y1とy0の角度がπ／２である事から、
y1は第１象限にある事がわかる。第５図２はy1＞
０、y0＞０の場合であり、y1は第２象限と判定さ
れる。第５図３はy1＜０、y2＞０の場合であり、
y1は第３象限にあると判定される。第５図４はy1
＜０、y0＜０の場合であり、y1が第４象限にある
と判定される。従つて、y1，y0の符号を知る事に
より式(4)のφは零からπ／２の範囲で決定すれば
よいので、 φ＝tan-1｜y1／y0｜ ……(5) とする事が出来る。しかしながら、式(5)からφを
得る場合、｜y1／y0｜の値が零から無限大迄変化
し得るので、回路を構成する場合実用的ではな
い。そこで、y0とy1の絶対値｜y0｜及び｜y1｜の
大小関係を調べると、第６図１及び２に斜線で示
される如く、y1の存在する位置が１つの象限を２
等分した時、いずれの領域に存在するかが判別さ
れる。従つて、サンプル値y0及びy1の正負の符号
とその絶対値の大小関係によつて、基準信号R
とPLLの分周カウンタCNT２３の出力信号の位
相差がπ／４の精度で決定できる事になる。第７
図にこの関係を示す。よつて(5)式のφは零から
π／４の範囲で決定すれば良い事になるので(5)式
中の｜y1／y0｜の値は０から１の範囲で良い。こ
の目的のために、式(5)に代えて、｜y0｜と｜y1｜
のうち大きい方を分母に、小さい方を分子にした
次の式(6)及び(7)を用いる。
φx＝tan-1｜y1／y0｜、但し｜y1｜≦｜y0｜
……(6) φy＝tan-1｜y0／y1｜、但し｜y0｜≦｜y1｜
……(7) (6)式はｘ軸とy1とのなす角度を表わし、(7)式は
ｙ軸とy1とのなす角度を表わしている。これは
tan（π／２―φ）＝１／tanφの関係から明らか
である。
以上の説明から、基準信号又は変調速度信号の
周波数Rを基準とした分周カウンタのサンプル
点に対応するサンプル値y1の位相φが求められる
事がわかるであろう。第８図にy1の位相角φ及び
その補角θと、サンプル値y0，y1の符号及び絶対
値の大小との関係を示す。
次に、得られた位相角φ又はその補角θを用い
てPLLをRに同期させる本発明によるPLLを第
９図及び第１０図に基づいて説明する。
第９図は本発明の第１の実施例によるデイジタ
ル位相同期回路を示すブロツク回路図である。第
９図において、第２図に示したPLLと異なるとこ
ろは、レジスタREG９１及びREG９２と演算回
路９３が第２図の回路に対加されている事であ
る。Ｎ進カウンタ２３の内容が3N／４の時、基
準信号Rの振巾をレジスタREG９１に保持す
る。次いで、基準信号Rの位相がπ／２だけ進
んだ時、Ｎ進カウンタの内容がＮ／４だけ進んで
零になる。この時の基準信号Rの振巾をレジス
タREG９２に保持する。レジスタREG９１の内
容y0及びレジスタREG９２の内容y1は演算回路
CAL９３に送られ、そこでφＮ／２πが求めら
れて、この値φＮ／２πをカウンタ２３に設定す
る。こうしてPLLのVFO位相がジヤンプするの
で、基準信号Rの位相とカウンタCNT２３の位
相が同期する。この後は、第２図について説明し
た通常のPLL動作を行う。
第１０図は本発明の第２の実施例によるデイジ
タル位相同期回路を示すブロツク回路図である。
第１０図の回路によれば、概略的にはPLLの分周
カウンタCNT２３をy1の位相φの補角θに相当
する時間θ／２πR、すなわちθに相当するカ
ウント数Ｎθ／２πだけ停止させる事によりPLL
を基準信号に同期させる。第１０図の回路は第９
図の回路に更にゲート回路GT１０１及び１０
２、第２のカウンタCNT１０３、及びフリツプ
フロツプ１０４が付加されている。第１０図の回
路による同期引込み動作においては、レジスタ
REG９１及びREG９２にy0及びy1を得る迄は第
９図の回路と同じである。しかし、カウンタ２３
のカウント数が零になつた時、シーケンサSEQ
３からの信号があると、ゲートGT１０２は開
き、フリツプフロツプFF１０４の出力を論理０
にする。この結果、ゲート回路GT１０１が閉じ
るので、RT２２、カウンタCNT２３は停止す
る。一方、レジスタREG９１及びREG９２の内
容y0及びy1に基づいて演算回路CAL９３において
θＮ／２πが求められ、この値θＮ／２πが減算
カウンタCNT１０３に設定される。カウンタ
CNT１０３は発振器OSC２１からのクロツクに
よつて減算され、カウンタ１０３の内容が零にな
つた時、すなわち、第３図Ｃでy1の時、フリツプ
フロツプFF１０４の出力は論理「１」に設定さ
れ、これによりゲート回路GT１０１は開く。こ
の結果、分周カウンタCNT２３は動作し始め
る。この後は、第２図について説明した通常の動
作を行う。
なお、第９図及び第１０図の回路についての上
述の動作説明においては、位相角φやその補角θ
を求めるための演算時間を無視したが、この演算
時間を無視できない場合は、この演算時間に相当
する位相をφやθに含めればよい。
第１１図は第９図及び第１０図の回路に含まれ
ている演算回路９３の構成の１実施例を示すブロ
ツク回路図である。第１１図において、y0及びy1
はそれぞれ絶対値回路ABS１１１及びABS１１
２によつて絶対値｜y0｜及び｜y1｜に変換され
る。デイジタル演算では２の補数表示によるのが
一般的であり、従つて最大重みビツト（MSR）
が１の時は負、０の時は正である事を示す。絶対
値回路ABS１１１及びABS１１２は同じ構成で
あり、入力信号のMSBが１のときはそれぞれの
ビツトを反転させ、MSBが０の時はそのまま出
力する。こうして近似的な絶対値｜y0｜及び｜y1
｜が絶対値回路ABS１１１及び１１２の出力に
それぞれ得られる。絶対値｜y0｜及び｜y1｜は減
算回路SUB１１３に入力され、｜y0｜―｜y1｜≧
０の時はその出力を論理１にし、｜y0｜―｜y1｜
＜０の時はその出力を論理０にする。選択回路
SEL１１４は減算回路SUB１１３の出力の論理
１又は論理０に応じてそれぞれ、絶対値回路
ABS１１２の出力｜y1｜又は絶対値回路ABS１１
１の出力｜y0｜を通す。選択回路SEL１１５はこ
の逆に、減算回路SUB１１３の出力の論理１又
は論理０に応じてそれぞれ、絶対値回路ABS１
１１の出力｜y0｜又は絶対値回路ABS１１２の出
力｜y1｜を通す。選択回路１１５の出力に接続さ
れた逆数回路１１６はROM（読取り専用メモ
リ）等で構成され、選択回路SEL１１５の出力の
逆数を出力する。乗算器１１７は選択回路SEL１
１４の出力と逆数回路１１６の出力との乗算を行
う。乗算回路１１７の出力には零から１の範囲の
値｜y1／y0｜又は｜y0／y1｜が得られる。y0，y1
の値、減算器SUB１１３の出力及び乗算器１１
７の出力はそれぞれ読取り専用メモリROM１１
８に入力される。読取専用メモリROM１１８
は、y0，y1及びSUB１１３の出力の正負の符号ビ
ツトの３つによつて内部が８個の部分に分けら
れ、各部分は第８図に示したy1の８個の位相のい
ずれかに対応する。さらに、それぞれの部分は乗
算器MULT１１７の出力によつて分けられ、番
地付けされている。各々の番地のデータは第９図
の回路の場合はθＮ／２πの計算結果を、又は第
１０図の回路の場合はθＮ／２πの計算結果を入
れてある。従つて、第１１図の演算回路にy0とy1
の値を入力すれば、ROM１１８の出力にφＮ／
２π又はθＮ／２πが得られる。
以上の本発明の実施例の説明においては、ハー
ド的な回路構成を示したが、これに代えて、マイ
クロコンピユータ（例えばインテル社の8049）や
デイジタル信号プロセツサ（例えばインテル社の
2920や日本電気(株)のμP7720D）を用いても本発
明による方式が実現できる。
以上の説明によつて明らかなように、本発明に
より、位相同期復調器の受信信号の位相とPLLの
発振信号の位相との位相差に応じてPLLの発振を
停止させ域いはPLL内のカウンタのカウント数を
設定することによつて、PLLの発振信号の位相は
位相同期復調器の受信信号の位相に最大でも1.25
シンボルで同期させる事ができ、同期引込みに要
する時間は大幅に短縮される。
又、前述の説明ではRの４倍のサンプリング
が望ましいとしたが任意のｎ倍サンプリングにつ
いてもサンプリング値の符号、絶対値の大小関係
からπ／４ラジアン精度の位相差も求めることが
出来、ｉ番目とｊ番地のサンプリング値ｙi，ｙj
から詳細な位相差は から求める事が出来る。
すなわち、基準信号Rの一周期２πをｎ回サ
ンプリングするとそのサンプリング点のｉ番目と
ｊ番目の間の位相角は ２π／ｎ（ｊ―ｉ） となる。２π／ｎは隣接サンプリング間の位相差を表 わす。サンプリング値ｙi及びｙjは、基準周波数
Rの信号を第５図に示した如き半径ｒの回転ベ
クトルで表わすと、 ｙi＝rsinθ ｙj＝rsin｛θ＋２π／ｎ（ｊ−ｉ）｝ ……(8) ＝sinθcos２π／ｎ（ｊ−ｉ） ＋cosθsin２π／ｎ（ｊ−ｉ） ……(9) となる。ここでθはサンプリング値ｙiと再生タ
イミングのゼロクロス点、すなわちＸ軸との位相
角である。
式(9)を式(8)で割れば ｙｊ／ｙｉ＝cos２π／ｎ（ｊ−ｉ） ＋cotθsin２π／ｎ（ｊ−ｉ） ……(10) 従つて となり、前述の位相角θは、（ｊ−ｉ），ｙi，ｙj
を指定することにより得られる。ただし、ｙi，
ｙjの符号からサンプリング点がどの象限に属す
るかを判定するためには２π／ｎ（ｊ−ｉ）はπ／２以
上 ２π以下でなければいけない。
式(11)の右辺が無限大となるのを避けるために、
第５図について説明した手法と同一の手法によ
り、サンプル値ｙiとｙjの各々の符号によつてπ／２ の精度で位相を求め、かつ、第６図について説明
した手法と同一の手法により隣接サンプリング値
の絶対値大小関係からさらにπ／４の精度で位相差を 求めることができる。
上記(11)式において、サンプリング値ｙiとｙj
は、第９図又は第１０図の回路において、カウン
タCNT２３がレジスタREG９１，９２にトリガ
を与えるときのカウント値を適当に設定すること
により、レジスタREG９１，９２に得られる。
一般的には、レジスタREG９１をトリガすると
きのカウント値をＮｘ／ｎとするとレジスタREG９２ をトリガするときのカウント値はＮ｛ｘ＋（ｊ−ｉ）｝
／ｎ である。ただしＮｘ／ｎ，Ｎ｛ｘ＋（ｊ−ｉ）｝／ｎは
Ｎより小と する。
こうして得られたサンプリング値ｙi，ｙjを用
いて式(11)の左辺を計算することは、第１１図に示
した回路のROM１１８の内容をあらかじめ変更
することにより、乗算回路１１７を用いて極めて
容易に実現できる。この場合、式(11)のsin２π／ｎ（
ｊ −ｉ）及びcos２π／ｎ（ｊ−ｉ）の値は、ｎ，ｉ，ｊ が定まれば一定であり、ROM１１８内に格納さ
れている。ｉとｊの値が任意の時は、カウンタ
CNT２３の２つの出力値に基づいて sin２π／ｎ（ｊ−ｉ），cos２π／ｎ（ｊ−ｉ）の値
を求 める回路を付加すればよい。
従つて、第９図〜第１１図の回路により基準周
波数Rのｎ倍のサンプリングの場合でもカウン
タの同期位相点と基準信号の位相との位相差を求
め、それにより同期引込みを達成できる。
【図面の簡単な説明】
第１図はモデム受信部の概略構成を示すブロツ
ク回路図、第２図は第１図の回路に含まれるPLL
の従来例を示すブロツク回路図、第３図ａ，ｂ及
びｃは本発明による高速引込方式を説明するため
の波形図であつて、それぞれPLLの分周カウンタ
の出力パルス、基準信号の同期時のサンプル値、
及び基準信号の非同期時及び同期時のサンプル値
であり、第４図は基準信号のベクトル図、第５図
はサンプル値の正負の符号と象限との関係を示す
ベクトル図、第６図はサンプル値の絶対値の大小
から象限の２等分角のいずれに属するかを示すベ
クトル図、第７図はサンプル値の正負の符号及び
絶対値の大小関係とサンプル値の位相との関係を
示す図、第８図はサンプル値y1の位相角φ及びそ
の補角θと、サンプル値y0，y1の符号及び絶対値
の大小との関係を示す図表、第９図及び第１０図
はそれぞれ、本発明の第１の実施例及び第２の実
施例によるデイジタル位相同期回路を示すブロツ
ク回路図、そして第１１図は第９図及び第１０図
の回路に含まれている演算回路の１実施例を示す
ブロツク回路図である。 図において、１……アナログ帯域フイルタ、２
……キヤリア検出器、３……シーケンサ、４……
自動利得制御器、５……自動等化器、６……デイ
ジタル位相同期発振器、７……自動位相制御器、
８……デスクランブラ、９……アナログデイジタ
ル変換器、１０……復調器、２１……発振器、２
２……ゲート回路、２３……分周カウンタ、２４
……位相検出器、９１，９２……レジスタ、９３
……演算回路、１０１，１０２……ゲート回路、
１０３……減算カウンタ、１０４……フリツプフ
ロツプ、１１１，１１２……絶対値回路、１１３
……減算器、１１４，１１５……選択回路、１１
６……逆数回路、１１７……乗算回路、１１８…
…読取り専用メモリ、R……基準信号、y0，y1
……サンプル値。

Claims (1)

  1. 【特許請求の範囲】 １ デイジタル位相同期回路に含まれる分周カウ
    ンタの位相同期点を該デイジタル位相同期回路に
    入力される基準信号の位相に一致させる同期方式
    において、 前記位相同期点における前記基準信号の第１の
    サンプル値と、該位相同期点より少なくともπ／
    ２以上、２π以下の位相差を有するサンプル点に
    おける該基準信号の第２のサンプル値とを求める
    手段と、 該第１，第２のサンプル値の符号及び絶対値の
    大小関係に基づいて、該第１のサンプル値が属す
    る象限と該象限の２等分角のいずれに属するかを
    確定する確定手段と、 確定した結果に基づき該位相同期点と該基準信
    号との位相差を求める手段と、 該位相差に応じて該分周カウンタのカウント数
    を制御する手段とを具備することを特徴とするデ
    イジタル位相同期回路の高速位相引込方式。 ２ 該分周カウンタのカウント数を制御する手段
    は、該位相差に相当するカウント計数を演算し該
    カウント計数を該分周カウンタに設定する手段を
    具備する特許請求の範囲第１項記載の高速位相引
    込方式。 ３ 該分周カウンタのカウント数を制御する手段
    は、該位相差の補角に相当する時間の間該分周カ
    ウンタの動作を停止させる手段を具備する特許請
    求の範囲第１項記載の高速位相引込方式。 ４ 前記分周カウンタが前記基準信号の1/4の周
    期で動作する場合、 前記第１，第２のサンプル値を求める手段は、
    該同期位相点における該基準信号のサンプル値y1
    と該同期位相点よりπ／２位相早い点における該
    基準信号のサンプル値y0を求め、 前記確定手段は、該サンプル値y1の属する象限
    及び該象限の２等分角のいずれに属するかを決定
    し、 前記位相差を求める手段は、 ｜y0｜＞｜y1｜の場合 φｘ＝tan-1｜y1／y0｜，｜y0｜＜｜y1｜の場
    合 φｙ＝tan-1｜y0／y1｜とする事により該位相
    差を得ることを特許請求の範囲第１項から第３項
    のいずれか１項に記載の高速位相引込方式。 ５ 前記分周カウンタが前記基準信号の１／ｎの
    周期で動作する場合、 前記第１，第２のサンプル値を求める手段は該
    基準信号を２π／ｎ間隔でサンプリングしたサン
    プル値系列y0，y1，y2，…，ｙi，…，ｙj，…ｙo
    −１の中から、π／２ラジアン以上で２π以下の位
    相差がある２つのサンプル値ｙi，ｙjを選択し、 前記位相差を求める手段は前記位相差を、前記
    符号及び前記絶対値の大小関係に応じて、式 に基づいて求めることを特徴とする特許請求の範
    囲第１項から第３項のいずれか１項に記載の高速
    位相引込方式。
JP55172672A 1980-12-09 1980-12-09 High speed phase lock system for digital phase locking circuit Granted JPS5797251A (en)

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DE8181305777T DE3163681D1 (en) 1980-12-09 1981-12-08 Digital phase locked loop pull-in circuitry
EP81305777A EP0053939B1 (en) 1980-12-09 1981-12-08 Digital phase locked loop pull-in circuitry
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DE3163681D1 (en) 1984-06-20
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US4445224A (en) 1984-04-24
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