JPS6145255B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はペンタツチ式入力装置に関し、更に詳
細には１個のタブレツトに対して複数のプローブ
を使用できるペンタツチ式入力装置に関するもの
である。

従来、ペンタツチ式入力装置として光電結合方
式、電磁結合方式、容量結合方式等種々の方式が
提案され実用化されている。

然しながら、従来の鍵盤式入力装置は、両手で
鍵盤を操作するため、片手でプローブを持ち操作
する従来のペンタツチ式入力装置に比較して入力
速度が速いという感覚的概念がある。但し、実際
には従来のペンタツチ式入力装置においても、入
力速度は60〜70字／分以上であり、鍵盤式入力装
置に比較しても遜色ないものである。

そこで、ペンタツチ式入力装置においても、両
手にそれぞれプローブを持ち入力装作を行えるよ
うにして、従来の片手操作のペンタツチ式入力装
置よりも入力速度を増加させることも提案されて
いる。

本発明は複数のプローブを使用するタブレツト
において、プローブが検出する信号は当接された
複数のプローブのうち予じめ任意に設定された優
先順位に従つた特定のプローブの検出信号を出力
信号とする装置を提案するものである。

以下本発明を添付図面に従い詳細に説明する。
第１図は、実施例として容量結合方式タブレツト
を使用したペンタツチ式入力装置の全体を示す模
式図である。以下、この構成、動作を概略的に説
明する。タブレツト１には、その内部にＸ軸方向
に配列された複数の導体２と、Ｙ軸方向に配列さ
れた複数の導体３とが誘電体４を介して配置され
ている。更にタブレツト１の上面には文字、記
号、数字等がキーセグメントに表示された文字シ
ート５が載置されている。タブレツト１に内蔵さ
れた複数の導体２，３には制御回路７により順次
走査パルスが供給される。プローブ８或いは９の
うちタブレツト１に当接されたプローブは、走査
パルスが供給された導体と容量結合して、この走
査パルスを検出信号として選択回路６へ供給す
る。この選択回路６は検出した信号を制御回路７
へ供給し、この制御回路７は信号を検出したプロ
ーブの当接されたタプレツトの位置或いは、タブ
レツト１上の文字シート５に表示された文字、記
号、数字等に対応したコードを外部へ出力する。

次に、第２図の実施例により本発明を具体的に
説明する。クロツクパルス発生器１０は常時クロ
ツクパルス、例えば1MHzのクロツクパルスを分
周器１１へ供給する。分周器１１はパルス発生器
１０からのクロツクパルスを分周し、この分周し
たパルスをカウンタ１２および制御回路２７へ供
給する。カウンタ１２は切換回路１３の一方の入
力端子に接続されている。この切換回路１３の他
方の入力端子は優先選択回路５１のオアゲート２
０の出力端子に接続されている。切換回路１３の
出力端子はＸ軸用デコーダ１４とＹ軸用デコーダ
１５とに接続されている。Ｘ軸用デコーダ１４は
Ｘ軸方向の各導体２に、そしてＹ軸用デコーダ１
５はＹ軸方向の各導体３にそれぞれ接続されてい
る。プローブ８，９の信号検出線８ｂ，９ｂはそ
れぞれ選定回路３２のアンドゲート２４，２５の
各一方の入力端子に接続されている。一方プロー
ブ８および９にそれぞれ設けられたスイツチ８
ａ，９ａはそれぞれ優先選択回路５１のアンドゲ
ート１６，１７の各一方の入力端子に接続されて
いる。優先選択回路５１はプローブの優先順位を
選択するため回路で、３つのアンドゲート１６，
１７，１９、３個のフリツプフロツプ（以下単に
Ｆ・Ｆという）２１，２２，２３、インバータ１
８、オアゲート２０とを有している。優先選択回
路５１のアンドゲート１６の出力端子はインバー
タ１８、オアゲート２０の一方の入力端子および
Ｆ・Ｆ２２の入力端子に接続されている。アンド
ゲート１７の出力端子はアンドゲート１９の一方
の入力端子に接続され、このアンドゲート１９の
他方の入力端子はインバータ１８の出力端子に接
続されている。アンドゲート１９の出力端子はオ
アゲート２０の他方の入力端子およびＦ・Ｆ２３
の入力端子に接続されている。オアゲート２０の
出力端子はＦ・Ｆ２１の入力端子、切換回路１３
の他方の入力端子および制御回路２７にそれぞれ
接続されている。Ｆ・Ｆ２１の出力端子はアン
ドゲート１６，１７の他方の入力端子に接続され
ている。選定回路５２は２個のプローブ８，９の
うちの一方の信号を制御回路２７に供給するため
のもので、アンドゲート２４，２５とオアゲート
２６とを有している。アンドゲート２４，２５の
出力端子はそれぞれオアゲート２６の入力端子に
接続され、このオアゲート２６の出力端子は制御
回路２７に接続されている。制御回路２７の出力
側はＦ・Ｆ２１，２２，２３のリセツト端子とゲ
ート回路２８の一方の入力端子にそれぞれ接続さ
れ、このゲート回路２８の他方の入力端子はレジ
スタ２９に接続されている。

次に本実施例の作用について説明する。カウン
タ１２は分周器１１からのクロツパルス発生器１
０のクロツクパルスを分周したパルスにより歩進
され、そのカウント内容は常にゲート回路２８へ
供給される。今、プローブ８をタブレツト１の任
意の位置、例えばXi，Yjの位置に当接すると、
プローブ８に設けられたスイツチ８ａが付勢され
てONとなり、適宜の電源（図示せず）からスイ
ツチ８ａを介して優先選択回路５１のアンドゲー
ト１６に電源電圧が供給される。このときＦ・Ｆ
２１は待期状態なので出力をアンドゲート１
６，１７の入力端子に供給している。そこでアン
ドゲート１６は動作してインバータ１８、オアゲ
ート２０およびＦ・Ｆ２２に信号を供給する。ア
ンドゲート１６の出力信号はインバータ１８によ
り反転されるのでアンドゲート１９の一方の入力
端子には信号が供給されない。したがつて仮にプ
ローブ８が当接された後にプローブ９が当接され
てもアンドゲート１９は動作しない。また、入力
信号が供給されたＦ・Ｆ２１は反転して出力が
消滅するため、このＦ・Ｆ２１がリセツトされな
い限りプローブ８，９が当接されてもアンドゲー
ト１６，１７は動作しない。オアゲート２０の出
力信号を供給された切換回路１３は、Ｘ軸用デコ
ーダ１４およびＹ軸用デコーダ１５を個別に順次
走査し、カウンタ１２からのパルスを順次Ｘおよ
びＹ軸方向の導体２，３に供給する。ここで、Ｘ
軸方向の導体２のｉ番目の導体に走査パルスが供
給されると、プローブ８とＸ軸方向の導体２のｉ
番目の導体とが容量結合し、走査パルスがプロー
ブ８から信号線８ｂを通つて選定回路５２のアン
ドゲート２４の一方の入力端子に供給される。ア
ンドゲート２２の他方の入力端子はＦ・Ｆ２２の
Ｑ信号が供給されているため、プローブ８が検出
した信号によりオアゲート２６に信号を供給し、
このオアゲート２６の出力は制御回路２７へ供給
される。この制御回路２７はオアゲート２６から
の信号を、分周器１１からの同期パルスによりゲ
ート回路２８へ供給する。ゲート回路２８は、前
記カウンタ１２のカウント状態（この場合はｉを
表わしている）が常時他方の入力端子に供給され
ているので、制御回路２７の信号に同期してカウ
ンタ１２のカウント内容をレジスタ２９に供給す
る。このレジスタ２９は適当な外部装置（図示せ
ず）から出力指令信号が供給される迄、カウンタ
１２のカウント内容をラツチしておく。プローブ
８のＸ軸方向位置（Xi）に対応したカウンタ１
２のカウント内容がレジスタ２９にラツチされる
と、切換回路１３の出力パルスはＹ軸用デコーダ
１５を介してＹ軸導体３へ順次供給される。以
下、Ｙ軸方向においてもＸ軸方向の場合と同様に
動作して、プローブ８が当接されたタブレツト１
のＹ方向の位置（Yj）に対応するカウンタ１２
のカウント内容がレジスタ２９にラツチされる。
ここで、タブレツト１に当接されたプローブ８の
位置（Xi，Yj）に対応した信号としてレジスタ
２９にラツチされている信号が前述した出力指令
信号により外部へ出力される。

尚、検出位置の検出精度を向上させるために、
各方向毎に複数回検出してそれぞれの信号が一致
した場合に出力することも行い得る。更に、オア
ゲート２０の出力のうち、制御回路２７に供給さ
れた信号は制御回路２７の初期リセツトとして作
動する。また、制御回路２７はＦ・Ｆ２１のリセ
ツト信号を前記出力指令信号によりレジスタ２９
が信号を外部へ出力した後に供給する。

次に、プローブ９をタブレツト１に当接した場
合を説明する。プローブ９をタブレツト１に当接
すると、スイツチ９ａがONになり適宜の電源
（図示せず）よりスイツチ９ａを介してアンドゲ
ート１７に電源電圧が供給される。このとき、
Ｆ・Ｆ２１はリセツト状態にあるので、アンドゲ
ート１７は信号をアンドゲート１９へ供給する。
また、プローブ８はタブレツト１に当接されずフ
リーとなつているので、アンドゲート１６が信号
を出力せずインバータ１８が信号をアンドゲート
１９へ供給し、アンドゲート１９は信号をオアゲ
ート２０およびＦ・Ｆ２３に供給する。この後は
プローブ８を当接した場合と同様の動作が行わ
れ、プローブ９が当接されたタブレツト１の位置
に対応する信号を出力する。

本実施例においては、アンドゲート１６，１
７、インバータ１８、アンドゲート１９、オアゲ
ート２０およびＦ・Ｆ２１の相互により必らず一
方のプローブの信号のみを検出し、仮に両方のプ
ローブが同時に当接された場合（実際には本装置
に使用するクロツクパルスの周波数からみて殆ん
ど起り得ない。）には必らずプローブ８に対応し
た回路のみが動作するので誤信号を出力すること
はない。尚、本実施例ではプローブが２個の場合
を説明したが、プローブを３個以上使用してそれ
ぞれ優先順位を設けることも可能である。

次に優先選択回路の他の実施例として、プロー
ブの優先順位に加えて、各プローブを連続して当
接する場合のリセツトにも優先順位を与えた例を
第３図を参照して説明する。尚、第１図、第２図
と同一構成物には同一の参照符号を付した。

プローブ８に設けられたスイツチ８ａ、プロー
ブ９に設けられたスイツチ９ａおよび第３番目の
プローブＸに設けられたスイツチXaはそれぞれ
優先選択回路５３のＦ・Ｆ３０，３１，３２に接
続されている。このＦ・Ｆ３０，３１，３２の出
力端子はそれぞれアンドゲート３３，３４，３５
の一方の入力端子に接続されている。アンドゲー
ト３３，３４，３５の出力端子はデコーダ３６の
入力端子に接続されている。このデコーダ３６の
入力端子の２^０にはアンドゲート３３，２^１には
アンドゲート３４，２^２にはアンドゲート３５の
出力端子がそれぞれ接続されている。デコーダ３
６の出力端子の０にはモノステーブルマルチバイ
ブレータ（以下単にMMという）３９とインバー
タ４８、デコーダ３６の出力端子の１，３，５，
７にはオアゲート３７、デコーダ３６の出力端子
２，６はオアゲート３８、デコーダ３６の出力端
子４はデータラツチ回路４０にそれぞれ接続され
ている。インバータ４８の出力端子はＦ・Ｆ４７
の入力端子、オアゲート３７の出力端子はラツチ
回路４０のＡ端子、オアゲート３８の出力端子は
ラツチ回路４０のＢ端子、デコーダ３６の出力端
子の４はラツチ回路４０のＣ端子にそれぞれ接続
されている。MM３９の出力端子はラツチ回路４
０のラツチ端子に接続されている。ラツチ回路４
０の出力端子QAはアンドゲート４１と選定回路
５４のアンドゲート４４のそれぞれの一方の入力
端子に接続されている。ラツチ回路４０の出力端
子QBはアンドゲート４２と選定回路５４のアン
ドゲート４５のそれぞれの一方の入力端子に接続
されている。更にラツチ回路４０の出力端子QC
はアンドゲート４３と選定回路５４のアンドゲー
ト４６のそれぞれの一方の入力端子に接続されて
いる。アンドゲート４１，４２，４３の他方の入
力端子は前記Ｆ・Ｆ４７のＱ出力端子に接続され
ている、アンドゲート４１，４２，４３の出力端
子はそれぞれＦ・Ｆ３０，３１，３２のリセツト
端子Ｒに接続されている。アンドゲート４４，４
５，４６の他方の入力端子はそれぞれプローブ
８，９，Ｘと接続されている。アンドゲート４
４，４５，４６の出力端子は選定回路５４のオア
ゲート２６の入力端子と接続されている。前記
Ｆ・Ｆ４７の出力端子はアンドゲート３３，３
４，３５の他方の入力端子に接続されている。

次に本実施例の作用について説明する。プロー
ブ８，９，Ｘの何れをも操作していないときは、
制御回路２７の出力信号が負のため、アンドゲー
ト３３，３４，３５の各一方の入力端子にはＦ・
Ｆ４７の出力信号が供給されている。ここで、プ
ローブ８と９を同時にタブレツト１に当接した場
合を説明すると、プローブ８，９に設けられたス
イツチ８ａ，９ａがONとなり、Ｆ・Ｆ３０，３
１がトリガされて反転し、Ｆ・Ｆ３０，３１のＱ
出力がそれぞれアンドゲート３３，３４の一方の
入力端子に供給される。前述したようにFF・４
７によりアンドゲート３３，３４の他方の入力端
子にも信号が供給されているので、アンドゲート
３３，３４は信号をデコーダ３６に供給する。

デコーダ３６に関して詳細に説明すると、入力
端子２^０，２^１，２^２はそれぞれスイツチ８ａ，
９ａ，Xaに対応していて、スイツチ８ａ，９
ａ，XaのいずれもがOFFの場合には、Ｆ・Ｆ３
０，３１，３２が動作しないのでアンドゲート３
３，３４，３５も信号を出力せずデコーダ３６の
出力端子０のみが信号をMM３９に供給してい
る。スイツチ８ａ，９ａ，Xaの操作状態によつ
ては、デコーダ３６は通常の２進数として出力端
子に信号を出力するもので、スイツチ８ａがON
の場合には出力端子の奇数、即ち１，３，５，７
のいずれかに信号が表われ、スイツチ９ａがON
の場合には２，３，６，７のいずれかに出力信号
が表われ、スイツチXaがONの場合には４，５，
６，７のいずれかに出力信号が表われる。そこ
で、本実施例においては、プローブの優先順位を
設定するため、プローブ８がタブレツト１に当接
された場合は、デコーダ３６の出力端子１，３，
５，７のいずれかの端子に信号が表われたときの
総て、プローブ９がタブレツト１に当接された場
合は、デコーダ３６の出力端子２，６のいずれか
に信号が表われたとき、プローブＸがタブレツト
１に当接された場合はデコーダ３６の出力端子４
に信号が表われたとき、というように構成されて
いる。

前記したように、アンドゲート３３，３４から
デコーダ３６の入力端子２^０，２^１に信号が供給
されている場合は、デコーダ３６の出力端子３が
信号をオアゲート３７に供給する。オアゲート３
７の出力信号はラツチ回路４０の入力端子Ａに供
給される。MM３９はデコーダ３６の出力端子０
からの信号の立ち下がりによりラツチ回路４０の
ラツチタイミングを制御している。即ちデコーダ
３６の０端子以外の出力端子から信号が出力する
ことにより、MM３９はラツチ回路４０にラツチ
動作を行なわせ、このラツチ回路４０の入力に対
応した信号を出力させる。ラツチ回路４０の入力
端子Ａに信号が入力されているので、ラツチ回路
４０の出力端子QAに出力が表われアンドゲート
４１，４４のそれぞれの一方の入力端子に信号が
供給される。アンドゲート４４は他方の入力端子
がプローブ８と接続されているため、ラツチ回路
４０の出力端子QAから信号が供給されている間
はプローブ８が前記導体２，３と容量結合し、導
体２，３のそれぞれに供給されたパルスをオアゲ
ート２６の入力端子に供給する。以下第２図で説
明した動作を行いプローブ８が当接されたタブレ
ツトの位置に対応した信号が外部に出力される。

以上の動作が終了すると、制御回路２７からリ
セツト信号がＦ・Ｆ４７のリセツト端子に供給さ
れ、Ｆ・Ｆ４７の信号がアンドゲート４１，４
２，４３のそれぞれの他方の入力端子に供給され
る。アンドゲート４１の一方の入力端子にデータ
ラツチ回路４０の出力端子QAから信号が供給さ
れているため、アンドゲート４１はＦ・Ｆ３０の
リセツト端子Ｒへ信号を供給しこのＦ・Ｆ３０を
リセツトさせる。同時にアンドゲート３３の出力
信号も消滅する。プローブ８ａ，９ａが更にタブ
レツトに当接されていると、Ｆ・Ｆ３０は反転せ
ずＦ・Ｆ３１のみが信号出力状態を保持し、信号
をアンドゲート３４へ供給し、アンドゲート３４
の出力端子からデコーダ３６の入力端子２１に信
号が供給される。デコーダ３６は前記した構成に
より出力端子２に出力が表われオアゲート３８に
信号が供給される。このとき、デコーダ３６の出
力端子Ｏは出力がなくなるのでインバータ４８の
出力信号によりＦ・Ｆ４７は反転する。オアゲー
ト３８の出力端子から信号を入力端子Ｂに供給さ
れたラツチ回路４０は、出力端子QBからアンド
ゲート４２，４５に信号を供給する。このアンド
ゲート４５の他方の入力端子にはプローブ９が接
続されているので、アンドゲート４５は前記プロ
ーブ８のときと同様にプローブ９が当接されたタ
ブレツトの導体２，３と容量結合し、導体２，３
に供給されたパルスをそれぞれオアゲート２６へ
供給する。以下プローブ８のときと同様に動作し
て、タブレツト上のプローブ９が当接された位置
に対応する信号を外部へ送出する。以上の動作が
終了すると、制御回路２７からリセツト信号が
Ｆ・Ｆ４７に供給され、Ｆ・Ｆ４７の信号がア
ンドゲート４１，４２，４３のそれぞれの他方の
入力端子に供給される。アンドゲート４２の一方
の入力端子にラツチ回路４０の出力端子QBから
信号が供給されているため、アンドゲート４２は
Ｆ・Ｆ３１のリセツト端子Ｒへ信号を供給しこの
Ｆ・Ｆ３１をリセツトさせる。

以上、プローブを２個当接した場合で説明した
が、デコーダ３６の優先順位の設定により、プロ
ーブ８，９，Ｘが同時にタブレツトに当接された
場合でも必らず８，９，Ｘの順序で順次検出信号
を入力することができる。尚、第２図にはプロー
ブ２個、第３図にはプローブ３個の場合を例示し
たが、本発明はこれらに限定されるものではな
く、４個以上のプローブを用いることも、簡単な
回路構成の変更で実施でき、或いは優先選択回路
として他の素子を使用しても何等差支えないもの
である。

以上のように本発明は、複数のプローブを使用
するタブレツトにおいて、プローブが検出する信
号は予じめ設定された優先順位に従つて、当接さ
れた複数のプローブを順次走査してそれらプロー
ブの検出信号を順次出力信号として出力すること
ができ、入力速度の向上、誤入力の防止等も可能
である。

【図面の簡単な説明】

第１図は本発明の一実施例の全体を表わす模式
図、第２図は回路を示すブロツク線図、第３図は
優先選択回路と選定回路の他の実施例を示すブロ
ツク線図である。 １……タブレツト；２，３……導体；８，９，
Ｘ……プローブ；８ａ，９ａ，Xa……スイツ
チ；１６，１７，１９，２４，２５，３３，３
４，３５，４１，４２，４３，４４，４５，４６
……アンドゲート；２０，２６，３７，３８……
オアゲート；２１，２２，２３，３０，３１，３
２，４７……フリツプフロツプ；３６……デコー
ダ；３９……単安定マルチバイブレーター；４０
……ラツチ回路；１８，４８，……インバータ；
５１，５３……優先選択回路；５２，５４……選
定回路。

Claims (1)

1. 【特許請求の範囲】 １ 表面に複数のキーセグメントを有するタブレ
   ツトと、該タブレツト上の任意のキーセグメント
   を指示する複数のプローブと、該複数のプローブ
   の各々に設けられたスイツチと、該スイツチの出
   力を予じめ設定された任意の優先順位に従つて選
   択する優先選択回路と、前記複数のプローブが検
   出するそれぞれの信号のうち前記優先選択回路が
   選択した前記スイツチの出力信号に対応するプロ
   ーブの検出信号を位置信号として出力する選定回
   路とを有することを特徴とするペンタツチ式入力
   装置。 ２ 前記優先選択回路は、前記選定回路からの出
   力により、前記優先順位に従つてリセツトするリ
   セツト回路を有することを特徴とする特許請求の
   範囲第１項記載のペンタツチ式入力装置。