JPS6145256B2 - - Google Patents
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- JPS6145256B2 JPS6145256B2 JP53130839A JP13083978A JPS6145256B2 JP S6145256 B2 JPS6145256 B2 JP S6145256B2 JP 53130839 A JP53130839 A JP 53130839A JP 13083978 A JP13083978 A JP 13083978A JP S6145256 B2 JPS6145256 B2 JP S6145256B2
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- JP
- Japan
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- selection circuit
- signal
- output
- probe
- flip
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Description
【発明の詳細な説明】
本発明はペンタツチ式入力装置に関し、更に詳
細には1個のタブレツトに対して複数のプローブ
を使用できるペンタツチ式入力装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pen-touch type input device, and more particularly to a pen-touch type input device in which a plurality of probes can be used for one tablet.
ペンタツチ式入力装置には光電結合方式、電磁
結合方式、容量結合方式等種々のタブレツトが実
用化されている。 Various types of tablets have been put into practical use as pen-touch input devices, such as photoelectric coupling, electromagnetic coupling, and capacitive coupling.
然しながら、従来の鍵盤式入力装置は、両手で
鍵盤を操作するため、片手でプローブを持ち操作
する従来のペンタツチ式入力装置に比較して入力
速度が速いという感覚的概念がある。但し、実際
には従来のペンタツチ式入力装置においても、入
力速度は60〜70字/分以上であり鍵盤式入力装置
に比較しても遜色ないものである。 However, since the conventional keyboard type input device operates the keyboard with both hands, there is an intuitive concept that the input speed is faster than that of the conventional pen-touch type input device in which the probe is held and operated with one hand. However, in reality, even with conventional pen-touch type input devices, the input speed is 60 to 70 characters/minute or more, which is comparable to keyboard type input devices.
そこで、ペンタツチ式入力装置においても、両
手にそれぞれプローブを持ち入力操作を行えるよ
うにして、従来の片手操作のペンタツチ式入力装
置よりも入力速度を増加させることも提案されて
いる。 Therefore, it has been proposed to increase the input speed of the pen-touch type input device compared to the conventional pen-touch type input device by allowing the user to carry out input operations by holding a probe in each hand.
本発明は複数のプローブを使用するタブレツト
において、複数のプローブが略同時にタブレツト
上に当接された場合、特定のプローブが当接した
タブレツト上の座標コードを出力する装置を提案
するものである。 The present invention proposes a device for a tablet using a plurality of probes, which outputs a coordinate code on the tablet that a specific probe is in contact with when the plurality of probes are in contact with the tablet at substantially the same time.
以下本発明を添付図面に従い詳細に説明する。
第1図は、実施例として容量結合式タブレツトを
使用したペンタツチ式入力装置の全体を示す模式
図である。以下、この構成、動作を概略的に説明
する。タブレツト1には、その内部にX軸方向に
配列された複数の導体2と、Y軸方向に配列され
た複数の導体3とが誘電体4を介して配置されて
いる。更にタブレツト1の上面には文字、記号、
数字等がキーセグメントに表示された文字シート
5が載置されている。タブレツト1に内蔵された
複数の導体2,3には制御回路7により順次走査
パルスが供給される。プローブ8或いは9のうち
タブレツト1に当接されたプローブは、走査パル
スが供給された導体と容量結合して、この走査パ
ルスをを検出信号として選択回路6へ供給する。
この選択回路6は検出した信号を制御回路7へ供
給し、この制御回路7は信号を検出したプローブ
の当接されたタブレツトの位置或いはタブレツト
1上の文字シート5に表示された文字、記号、数
字等に対応したコードを外部へ出力する。 The present invention will be described in detail below with reference to the accompanying drawings.
FIG. 1 is a schematic diagram showing the entire pen-touch type input device using a capacitively coupled tablet as an embodiment. This configuration and operation will be schematically explained below. Inside the tablet 1, a plurality of conductors 2 arranged in the X-axis direction and a plurality of conductors 3 arranged in the Y-axis direction are arranged with a dielectric material 4 in between. Furthermore, on the top of Tablet 1, there are letters, symbols,
A character sheet 5 on which numbers and the like are displayed on key segments is placed. A plurality of conductors 2 and 3 built into the tablet 1 are sequentially supplied with scanning pulses by a control circuit 7. The probe 8 or 9 that is in contact with the tablet 1 is capacitively coupled with the conductor to which the scanning pulse is supplied, and supplies the scanning pulse to the selection circuit 6 as a detection signal.
This selection circuit 6 supplies the detected signal to a control circuit 7, and this control circuit 7 selects the position of the tablet in contact with the probe that detected the signal, or the characters, symbols, etc. displayed on the character sheet 5 on the tablet 1. Outputs the code corresponding to numbers etc. to the outside.
次に、第2図の実施例により本発明を具体的に
説明する。クロツクパルス発生器10は常時クロ
ツクパルス、例えば1MHzのクロツクパルスを分
周器11へ供給する。分周器11はパルス発生器
10からのクロツクパルスを分周し、この分周し
たパルスをカウンタ12および制御回路24へ供
給する。カウンタ12は切換回路13の一方の入
力端子に接続されている。この切換回路13の他
方の入力端子はオアゲート20の出力端子に接続
されている。切換回路13の出力端子はX軸用デ
コーダ14とY軸用デコーダ15とに接続されて
いる。X軸用デコーダ14はX軸方向の各導体2
に、そしてY軸用デコーダ15はY軸方向の各導
体3にそれぞれ接続されている。プローブ8,9
の信号検出線8b,9bはそれぞれアンドゲート
21,22の各一方の入力端子に接続されてい
る。プローブ8および9にそれぞれ設けられたス
イツチ8a,9aはそれぞれ選択回路35の単安
定マルチバイブレータ(以下単にM・Mとい
う。)16,17の入力端子に接続されている。
選択回路35は2つのプローブ8,9のいずれの
信号を出力するかを選択するもので、M・M1
6,17、Dフリツプフロツプ(以下単にF・F
という。)18,19およびオアゲート20を有
している。M・M16,17の出力端子はそれぞ
れF・F18,19のクロツク入力端子に接続さ
れていて、F・F18,19のQ出力端子は選定
回路36のアンドゲート21,22のそれぞれの
他方の入力端子とオアゲート20の入力端子に接
続されている。選定回路36は2つのプローブ
8,9のうちの一方の信号を制御回路24に供給
するためのもので、アンドゲート21,22とオ
アゲート23とを有していて、アンドゲート2
1,22の出力端子はオアゲート23の入力端子
に接続され、このオアゲート23の出力端子制御
回路24に接続されている。更に、F・F18,
19の各出力端子はそれぞれ他方のF・FのD
入力端子Dに接続されている。オアゲート20の
出力端子は切換回路13および制御回路24に接
続されている。制御回路24は検出信号をゲート
回路25の一方の入力端子に、またリセツト信号
をF・F18,19のリセツト端子Rに供給する
ように接続されている。ゲート回路25の他方の
入力端子はカウンタ12の出力端子に接続されて
いる。ゲート回路25の出力端子はレジスタ26
に接続されている。 Next, the present invention will be specifically explained using the embodiment shown in FIG. A clock pulse generator 10 constantly supplies a clock pulse, for example a 1 MHz clock pulse, to a frequency divider 11. Frequency divider 11 divides the frequency of the clock pulse from pulse generator 10 and supplies the divided pulses to counter 12 and control circuit 24. Counter 12 is connected to one input terminal of switching circuit 13. The other input terminal of this switching circuit 13 is connected to the output terminal of the OR gate 20. An output terminal of the switching circuit 13 is connected to an X-axis decoder 14 and a Y-axis decoder 15. The X-axis decoder 14 detects each conductor 2 in the X-axis direction.
The Y-axis decoder 15 is connected to each conductor 3 in the Y-axis direction. probe 8,9
The signal detection lines 8b and 9b are connected to one input terminal of each AND gate 21 and 22, respectively. Switches 8a and 9a provided on probes 8 and 9, respectively, are connected to input terminals of monostable multivibrators (hereinafter simply referred to as M.M.) 16 and 17 of selection circuit 35, respectively.
The selection circuit 35 selects which signal from the two probes 8 and 9 is to be output.
6, 17, D flip-flop (hereinafter simply F・F)
That's what it means. ) 18, 19 and an or gate 20. The output terminals of M/M 16, 17 are connected to the clock input terminals of F/F 18, 19, respectively, and the Q output terminals of F/F 18, 19 are connected to the other input of each of AND gates 21, 22 of selection circuit 36. terminal and the input terminal of the OR gate 20. The selection circuit 36 is for supplying one signal of the two probes 8 and 9 to the control circuit 24, and has AND gates 21 and 22 and an OR gate 23.
The output terminals 1 and 22 are connected to an input terminal of an OR gate 23, and are connected to an output terminal control circuit 24 of this OR gate 23. Furthermore, F・F18,
Each of the 19 output terminals is connected to the D of the other F.
Connected to input terminal D. The output terminal of the OR gate 20 is connected to the switching circuit 13 and the control circuit 24. The control circuit 24 is connected to supply the detection signal to one input terminal of the gate circuit 25 and the reset signal to the reset terminals R of the F/Fs 18 and 19. The other input terminal of gate circuit 25 is connected to the output terminal of counter 12. The output terminal of the gate circuit 25 is the register 26
It is connected to the.
次に本実施例の作用について説明する。分周器
11からのクロツクパルス発生器10のクロツク
パルスを分周したパルスは制御回路24を介して
常にアンドゲート25および信号選択回路35の
F・F18,19の各リセツト端子Rに供給し、
F・F18,19は共に出力を出し、この出
力は他方のF・FのD入力端子Dに供給される。
今、プローブ8をタブレツト1の任意の位置、例
えばXi,Yjの位置に当接すると、プローブ8に
設けられたスイツチ8aが付勢されてONとな
り、適宜の電源(図示せず)からスイツチ8aを
介してM・M16に信号が供給され、M・M16
は動作しその出力信号はF・F18のクロツク端
子に供給される。このとき、F・F18,19は
共に出力を供給しているため、これらF・F1
8,19は動作可能状態となつている。クロツク
入力端子Cに信号が供給されたF・F18は反転
して、Q出力をオアゲート20および選定回路3
6のアンドゲート21に信号を供給する。切換回
路13はオアゲート20からの信号とカウンタ1
2の出力パルスとを入力として、X軸用デコーダ
14およびY軸用デコーダ15を個別に順次走査
し、カウンタ12からの出力パルスを順次Xおよ
びY軸方向の各導体2,3に供給する。ここで、
X軸方向の導体2のi番目の導体に走査パルスが
供給されると、プローブ8とX軸方向の導体2の
i番目導体とが容量結合し、走査パルスはプロー
ブ8からアンドゲート21の入力端子へ供給され
る。アンドゲート21の他の入力端子はプローブ
8のスイツチ8aのONにより反転されたF・F
18のQ出力が供給され、アンドゲート21の出
力信号がオアゲート23に供給される。アンドゲ
ート21の出力信号がオアゲート23を介して制
御回路24に供給されると、この制御回路24は
オアゲート23からの信号を、分周器11からの
同期パルスによりゲート回路25へ供給する。ゲ
ート回路25はカウンタ12のカウント状態(こ
の場合はiを表わしている)が常時他方の入力端
子に供給されているので、制御回路24からのパ
ルスに同期してカウンタ12のカウント内容をレ
ジスタ26に供給する。このレジスタ26は適当
な外部装置(図示せず)から出力指令信号が供給
される迄、供給されたカウンタ12のカウント内
容をラツチしておく。プローブ8のX軸方向位置
(Xi)に対応したカウンタ12のカウント状態が
レジスタ26にラツチされると、切換回路13の
出力パルスはYデコーダ15を介してY軸方向の
導体3へ順次供給される。以下、Y軸方向におい
てもX軸方向の場合と同様に動作して、プローブ
8が当接されたタブレツト1のY軸方向の位置
(Yj)に対応するカウンタ12のカウント内容が
レジスタ26にラツチされる。ここで、タブレツ
ト1に当接されたプローブ8の位置(Xi,Yj)
に対応した信号としてレジスタ26にラツチされ
ている信号が前述した出力指令信号により外部へ
出力される。尚、検出位置の検出精度を向上させ
るために、各方向毎に複数回検出して、それぞれ
の信号が一致した場合に出力することも行い得
る。更にオアゲート20の出力のうち、制御回路
24に供給された信号は制御回路24の初期リセ
ツトとして作動する。プローブ9をタブレツト1
に当接することにより、プローブ9のスイツチ9
aをONにして、このプローブ9の当接されたタ
ブレツト1の位置の信号を出力する動作はプロー
ブ8を使用した場合と同様である。 Next, the operation of this embodiment will be explained. Pulses obtained by dividing the clock pulse of the clock pulse generator 10 from the frequency divider 11 are always supplied to the AND gate 25 and each reset terminal R of F/F 18 and 19 of the signal selection circuit 35 via the control circuit 24.
Both F/Fs 18 and 19 output an output, and this output is supplied to the D input terminal D of the other F/F.
Now, when the probe 8 is brought into contact with an arbitrary position of the tablet 1, for example, the position Xi or Yj, the switch 8a provided on the probe 8 is energized and turned on, and the switch 8a is turned on from an appropriate power source (not shown). A signal is supplied to M.M16 via
operates and its output signal is supplied to the clock terminal of F.F18. At this time, since both F/F18 and F19 are supplying output, these F/F1
8 and 19 are ready for operation. The F/F 18 to which the signal is supplied to the clock input terminal C is inverted and the Q output is sent to the OR gate 20 and the selection circuit 3.
A signal is supplied to the AND gate 21 of No. 6. The switching circuit 13 connects the signal from the OR gate 20 and the counter 1.
2, the X-axis decoder 14 and the Y-axis decoder 15 are individually sequentially scanned, and the output pulses from the counter 12 are sequentially supplied to the conductors 2 and 3 in the X- and Y-axis directions. here,
When a scanning pulse is supplied to the i-th conductor of the conductor 2 in the X-axis direction, the probe 8 and the i-th conductor of the conductor 2 in the X-axis direction are capacitively coupled, and the scanning pulse is transmitted from the probe 8 to the input of the AND gate 21. Supplied to the terminal. The other input terminals of the AND gate 21 are F and F which are inverted by turning on the switch 8a of the probe 8.
18 Q outputs are supplied, and the output signal of AND gate 21 is supplied to OR gate 23. When the output signal of the AND gate 21 is supplied to the control circuit 24 via the OR gate 23, the control circuit 24 supplies the signal from the OR gate 23 to the gate circuit 25 using the synchronization pulse from the frequency divider 11. Since the gate circuit 25 is always supplied with the count state of the counter 12 (representing i in this case) to the other input terminal, the count contents of the counter 12 are transferred to the register 26 in synchronization with the pulses from the control circuit 24. supply to. This register 26 latches the supplied count contents of the counter 12 until an output command signal is supplied from an appropriate external device (not shown). When the count state of the counter 12 corresponding to the position (Xi) of the probe 8 in the X-axis direction is latched in the register 26, the output pulses of the switching circuit 13 are sequentially supplied to the conductor 3 in the Y-axis direction via the Y-decoder 15. Ru. Thereafter, the operation is performed in the same way in the Y-axis direction as in the X-axis direction, and the count contents of the counter 12 corresponding to the position (Yj) in the Y-axis direction of the tablet 1 in contact with the probe 8 are latched in the register 26. be done. Here, the position of the probe 8 in contact with the tablet 1 (Xi, Yj)
The signal corresponding to the signal latched in the register 26 is outputted to the outside in response to the aforementioned output command signal. In order to improve the detection accuracy of the detected position, it is also possible to perform detection multiple times in each direction and output when the respective signals match. Furthermore, the signal supplied to the control circuit 24 among the outputs of the OR gate 20 operates as an initial reset of the control circuit 24. Place probe 9 on tablet 1
By contacting the switch 9 of the probe 9
The operation of turning on a and outputting a signal indicating the position of the tablet 1 in contact with the probe 9 is the same as when the probe 8 is used.
ここで、仮に両方のプローブ8,9が同時に当
接された場合(実際には本装置に使用するクロツ
クパルスの周波数からみて殆んど起り得ない。)
には、選択回路35のF・F18,19のどちら
か一方が先に動作して他方を禁止状態にするた
め、必らず一方のプローブの信号のみが検出され
る。また、一方のプローブが当接されて信号が検
出されているときに他方のプローブが当接された
場合には、F・F18,19のそれぞれの出力
が互いに他方のF・F18,19のセツト入力端
子に印加される構成となつているため、後から当
接されたプローブのスイツチ信号はF・Fを反転
しないので、先に信号を検出していたプローブの
信号が続行して検出されるので、間違つた信号を
出力することはない。 Here, if both probes 8 and 9 were brought into contact at the same time (actually, this is almost impossible considering the frequency of the clock pulse used in this device).
In this case, one of the F/Fs 18 and 19 of the selection circuit 35 operates first to disable the other, so that only the signal from one probe is necessarily detected. In addition, if one probe is contacted while a signal is being detected and the other probe is contacted, the outputs of the F/Fs 18 and 19 will be mutually connected to the set of the other F/Fs 18 and 19. Since it is configured to be applied to the input terminal, the switch signal of the probe that comes into contact later does not invert F/F, so the signal of the probe that was detecting the signal first will continue to be detected. Therefore, it will not output a wrong signal.
第3図は、プローブ8,9の当接から所定時間
経過後にF・F18,19にリセツト信号を供給
させて再検出を速やかに行わせるようにした信号
選択回路の他の実施例を示している。この信号選
択回路37はオアゲート20の出力を入力とする
遅延回路27を有し、この遅延回路27は設定さ
れた時間後に信号を出力し、F・F18,19の
リセツト端子Rに信号を供給する。このため一方
のプローブが当接中であつてもプローブのスイツ
チ信号はF・Fにより一時遮断される。 FIG. 3 shows another embodiment of the signal selection circuit that supplies a reset signal to the F/Fs 18 and 19 after a predetermined time has elapsed since the probes 8 and 9 come into contact with each other to promptly perform redetection. There is. This signal selection circuit 37 has a delay circuit 27 which inputs the output of the OR gate 20, and this delay circuit 27 outputs a signal after a set time and supplies the signal to the reset terminal R of the F/Fs 18 and 19. . Therefore, even if one of the probes is in contact, the switch signal of the probe is temporarily interrupted by F.F.
本実施例のオアゲート20の出力信号Aと遅延
回路27の出力信号Bとの関係を第4図に示す。 FIG. 4 shows the relationship between the output signal A of the OR gate 20 and the output signal B of the delay circuit 27 in this embodiment.
尚、レジスタ26を外部へ信号を送出した後
に、信号送出完了信号を出すように構成すれば遅
延回路27は不要である。 Note that the delay circuit 27 is not necessary if the register 26 is configured to output a signal transmission completion signal after transmitting the signal to the outside.
第5図に他の実施例として、プローブを3個使
用した場合の選択回路の一例を示す。M・M32
は追加されたプローブのスイツチに対応して設け
られたものであり、F・F28も第3番目のプロ
ーブ用として追加されたものである。オアゲート
29,30,31の出力端子は3ケのF・F1
8,19,28のD入力端子Dに接続されてい
る。 As another embodiment, FIG. 5 shows an example of a selection circuit when three probes are used. M・M32
is provided corresponding to the switch of the added probe, and F.F28 is also added for the third probe. The output terminals of OR gates 29, 30, and 31 are 3 F/F1
It is connected to the D input terminals D of 8, 19, and 28.
F・F18,19,28の出力はそれぞれ残
り2つのF・FのD入力端子Dに接続されている
オアゲートの入力端子に接続されている。F・F
18,19,28のQ出力端子はそれぞれオアゲ
ート20の入力端子に接続されている。このよう
な回路構成であるので、プローブのスイツチ8
a,9a,Xaのいずれか1個がONになるとこの
ONになつたスイツチに対応するF・Fが反転し
て他のF・Fの反転を禁止する。 The outputs of F·Fs 18, 19, and 28 are respectively connected to the input terminals of OR gates connected to the D input terminals D of the remaining two F·Fs. F.F.
Q output terminals 18, 19, and 28 are each connected to an input terminal of an OR gate 20. With this circuit configuration, probe switch 8
This happens when any one of a, 9a, and Xa turns on.
The F/F corresponding to the switch turned ON is reversed and other F/F are prohibited from reversing.
尚、本実施例ではフリツプフロツプはDフリツ
プフロツプで構成したが、他の形式フリツプフロ
ツプを回路変更して使用しても差支えない。 In this embodiment, the flip-flop is constructed of a D flip-flop, but other types of flip-flops may be used by changing the circuit.
以上のように本発明は、1個のタブレツトに複
数のプローブが当接した場合でも唯1個のプロー
ブの信号のみが検出されるので、複数のプローブ
を同時に使用でき誤つた信号を検出することな
く、正確に順次プローブの信号を検出することが
できる。 As described above, in the present invention, even when multiple probes come into contact with one tablet, only the signal of one probe is detected, so multiple probes can be used simultaneously and erroneous signals can be detected. It is possible to detect the probe signals accurately and sequentially.
第1図は本発明の一実施例の全体を表わす模式
図、第2図は回路を説明するブロツク図、第3図
は選択回路の他の実施例を示すブロツク線図、第
4図は第3図を説明する波形図、第5図は選択回
路の更に他の実施例を示すブロツク線図である。
1……タブレツト;2,3……導体;6……選
択手段;8,9……プローブ;8a,9a,Xa
……スイツチ;21,22……アンドゲート;1
6,17,32……単安定マルチバイブレータ;
18,19,28……フリツプフロツプ;20,
23,29,30,31……オアゲート;27…
…遅延回路;35,37,38……選択回路;3
6……選定回路。
FIG. 1 is a schematic diagram showing an entire embodiment of the present invention, FIG. 2 is a block diagram explaining the circuit, FIG. 3 is a block diagram showing another embodiment of the selection circuit, and FIG. 4 is a block diagram showing another embodiment of the selection circuit. 3 is a waveform diagram for explaining FIG. 3, and FIG. 5 is a block diagram showing still another embodiment of the selection circuit. 1... Tablet; 2, 3... Conductor; 6... Selection means; 8, 9... Probe; 8a, 9a, Xa
...Switch; 21, 22...And Gate; 1
6, 17, 32...monostable multivibrator;
18, 19, 28...flip flop; 20,
23, 29, 30, 31... or gate; 27...
...Delay circuit; 35, 37, 38...Selection circuit; 3
6...Selection circuit.
Claims (1)
ツトと、該タブレツト上の任意のキーセグメント
を指示して信号を検出する複数のプローブと、該
複数のプローブの各々に設けられたスイツチと、
該スイツチの出力信号を選択する選択回路と、該
選択回路で選択されたスイツチに対応するプロー
ブの検出信号のみを出力する選定回路と、該選定
回路の出力信号により前記プローブの指示するキ
ーセグメントを表わすコード信号を出力する手段
とを有し、前記選択回路は前記複数のスイツチに
接続された入力部と、前記スイツチに各々対応し
て接続された複数のフリツプフロツプにより前記
複数のスイツチの出力信号のうちいずれか1個に
対応した選択信号を出力する手段とを有すること
を特徴とするペンタツチ式入力装置。 2 前記選択回路の各フリツプフロツプをDフリ
ツプフロツプで構成し、それらの出力を他のフ
リツプフロツプのD端子に接続したことを特徴と
する特許請求の範囲第1項記載のペンタツチ式入
力装置。 3 前記選択回路の各フリツプフロツプは、前記
プローブの指示するキーセグメントを表わすコー
ド信号を出力する手段のデータ送出終了信号によ
りリセツトされることを特徴とする特許請求の範
囲第1項記載のペンタツチ式入力装置。 4 前記選択回路の各フリツプフロツプは、前記
選択回路の出力を所定時間遅延させる遅延回路の
出力によりリセツトされることを特徴とする特許
請求の範囲第1項記載のペンタツチ式入力装置。[Claims] 1. A tablet having a plurality of key segments on its surface, a plurality of probes that detect signals by pointing to arbitrary key segments on the tablet, and a switch provided on each of the plurality of probes. and,
a selection circuit that selects the output signal of the switch; a selection circuit that outputs only the detection signal of the probe corresponding to the switch selected by the selection circuit; and a selection circuit that outputs only the detection signal of the probe corresponding to the switch selected by the selection circuit; the selection circuit has an input section connected to the plurality of switches, and a plurality of flip-flops respectively connected to the plurality of switches to output the output signals of the plurality of switches. A pen-touch type input device comprising means for outputting a selection signal corresponding to any one of the selection signals. 2. A pen-touch type input device according to claim 1, wherein each flip-flop of said selection circuit is constituted by a D flip-flop, and the output thereof is connected to a D terminal of another flip-flop. 3. The pen-touch type input according to claim 1, wherein each flip-flop of the selection circuit is reset by a data transmission end signal of means for outputting a code signal representing a key segment indicated by the probe. Device. 4. The pen-touch type input device according to claim 1, wherein each flip-flop of the selection circuit is reset by the output of a delay circuit that delays the output of the selection circuit for a predetermined period of time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13083978A JPS5557934A (en) | 1978-10-23 | 1978-10-23 | Pen-touch type input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13083978A JPS5557934A (en) | 1978-10-23 | 1978-10-23 | Pen-touch type input device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5557934A JPS5557934A (en) | 1980-04-30 |
| JPS6145256B2 true JPS6145256B2 (en) | 1986-10-07 |
Family
ID=15043896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13083978A Granted JPS5557934A (en) | 1978-10-23 | 1978-10-23 | Pen-touch type input device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5557934A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334630A (en) * | 1991-05-10 | 1992-11-20 | Kyokuto Kaihatsu Kogyo Co Ltd | Elevator device with safe drive circuit |
| JPH0761276A (en) * | 1993-08-25 | 1995-03-07 | Wako Kogyo Kk | Lifting device for vehicles |
-
1978
- 1978-10-23 JP JP13083978A patent/JPS5557934A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334630A (en) * | 1991-05-10 | 1992-11-20 | Kyokuto Kaihatsu Kogyo Co Ltd | Elevator device with safe drive circuit |
| JPH0761276A (en) * | 1993-08-25 | 1995-03-07 | Wako Kogyo Kk | Lifting device for vehicles |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5557934A (en) | 1980-04-30 |
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