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JPS6146975B2 - - Google Patents
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JPS6146975B2 - - Google Patents

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Publication number
JPS6146975B2
JPS6146975B2 JP54003250A JP325079A JPS6146975B2 JP S6146975 B2 JPS6146975 B2 JP S6146975B2 JP 54003250 A JP54003250 A JP 54003250A JP 325079 A JP325079 A JP 325079A JP S6146975 B2 JPS6146975 B2 JP S6146975B2
Authority
JP
Japan
Prior art keywords
metal
semiconductor
wall member
integrated circuit
external leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54003250A
Other languages
English (en)
Other versions
JPS5595343A (en
Inventor
Isamu Nagameguri
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP325079A priority Critical patent/JPS5595343A/ja
Publication of JPS5595343A publication Critical patent/JPS5595343A/ja
Publication of JPS6146975B2 publication Critical patent/JPS6146975B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体素子を収納する半導体容器の構
造に関するものである。
各種の半導体素子を収納し、それら半導体素子
の電極と外部回路とを接続するための外部リード
を有する半導体容器には、各種の形状のものが開
発され、実用化されているが、マイクロ波帯、特
に数GHz以上の周波数帯域で使用されるものに
ついては、外部リードに特性インピーダンスをも
たせた所謂ストリツプライン形の半導体容器が圧
倒的に多い。
すなわち、セラミツク基板上の壁部材に外部リ
ードに特性インピーダンスを持たせるためにガラ
ス等の絶縁材を接着剤として外部リードを埋め込
み、この外部リードとセラミツク基板上にロウ着
された半導体素子の電極とを金属細線で電気的に
接続してその後金属の蓋部材で気密封止を行なつ
ていた。セラミツク基板の裏面には接地電位を印
加する金属層が形成されている。
しかしながら、このような半導体容器ではセラ
ミツク基板の裏面の金属層を接地面として使用す
るとしても、外部リード間には壁部材と絶縁材の
容量が接続された構造になるため数十GHz以上
の超高周波帯域での使用は困難なものであつた。
こうした問題点を解決するため第1図に示すよ
うな半導体容器が提案されている。すなわち、金
属基板13上にこれと同じ金属ブロツク11を取
りつけ、信号入出力部分のみ特性インピーダンス
となる大きさに絶縁体20と外部リード14,1
4′を備えている。金属ブロツク11の上端には
蓋部材18がロウ材9によつて接着されている。
このような半導体容器は一般に混成集積回路装置
用に使用されている。すなわち、金属基板13上
には集積回路が形成されている集積回路基板12
および半導体素子17の放熱のための放熱板40
が接着されている。半導体素子17は放熱板40
の上に固着され、集積回路基板12上の集積回路
の所定の部分に金属細線15と電気的に接続され
ている。外部リード4,4′もまた集積回路の所
定の部分と金属細線15′と電気的に接続されて
いる。
第1図の半導体容器では金属基板13を接地し
て使用した場合、金属ブロツク11も接地状態に
あるため外部リード14,14′間に存在する容
量は極めて小さくなり超高周波帯域でも使用でき
るようになる。しかし、特に特性インピーダンス
を構成する絶縁体20と金属ブロツク11の熱膨
腸係数の違いにより、絶縁体10に亀裂が発生し
て気密性に劣るという新たな欠点が生じていた。
本発明の目的は数十GHz以上の超高周波帯域
に於いてでも使用でき、また気密性に優れた半導
体容器を提供することにある。
本発明によれば金属基板上に絶縁物で形成され
た壁部材を有しかつその壁部材を貫通して設けら
れた外部リードを有する半導体容器で、外部リー
ド部分の領域を除く半導体容器の内部表面が金属
で覆われていることを特徴とする半導体容器を提
供する。
次に本発明の実施例を図面を用いてより詳細に
説明する。
第2図は本発明の一実施例を示す半導体容器の
断面図である。即ち、金属基板23上にロー付等
の方法でセラミツクの壁部材26を固定する。外
部リード24,24′に特性インピーダンスを持
たせるためガラス等の絶縁材50を壁部材26の
中に形成し、その時外部リード24,24′を同
時にうめ込んで固定する。このようにして形成さ
れた壁部材26の内部の外部リード24,24′
を除く部分全面に金等の金属を付着して金属層3
0を形成する。壁部材26の上端にも金等の金属
を付着させて金属層35を形成する。次に、上に
集積回路が形成されているセラミツク等の集積回
路基板22と半導体素子27の放熱のために銅の
ような熱伝導性のよい放熱板41を接着する。半
導体素子27は放熱板41に固着され、半導体素
子27の各々の電極は金属細線25によつて集積
回路基板22上の集積回路の所定の部分と電気的
に接続される。外部リード24,24′も集積回
路の所定の部分と金属細線25によつて電気的に
接続されている。
かかる本発明の一実施例の半導体容器では、壁
部材26と絶縁材50の熱膨脹率をほぼ等しくで
きるため第2図の従来の半導体容器で生じていた
金属ブロツク11と絶縁材10との熱膨脹率の差
異による亀裂がなくなり、気密性に優れた半導体
容器を得ることができる。また金属基板23を接
地面として使用すれば、金属基板23と金属層3
0とは電気的に連続しているため壁部も接地状態
にあり、従つて外部リード24,24′間の容量
を極めて小さくすることができ数十GHz以上の
超高周波帯域での使用も可能となる。
以上のように本発明によれば超高周波帯域でも
使用可能であり、さらに気密性に優れた半導体容
器を提供しうる。
尚、壁部材26や絶縁材50等の材質は実施例
で示したものに限られる必要はなく、ただ壁部材
26と絶縁材50の熱膨脹等がなるべくなら同じ
材質のものが好ましい。また、金属層30,35
は別工程で形成したが、金属層30を形成すると
きと同時に金属層35を形成してもよい。
【図面の簡単な説明】
第1図は従来構造の半導体容器を示す断面図、
第2図は本発明の一実施例を示す半導体容器の断
面図である。 13,23……金属基板、11……金属ブロツ
ク、10,50……絶縁材、14,14′,2
4,24′……外部リード、15,15′,25,
25′……金属細線、17,27……半導体素
子、19,29……ロウ材、18,28……蓋部
材、12,22……集積回路基板、40,41…
……放熱板、30,35……金属層。

Claims (1)

    【特許請求の範囲】
  1. 1 金属基板上に絶縁物で形成された壁部材を有
    し、且つ該壁部材を貫通して外部リードが設けら
    れた半導体容器に於いて、前記外部リードの突出
    部分を除く前記壁部材の内側全面が前記金属基板
    に接続された金属層で被覆されていることを特徴
    とする半導体容器。
JP325079A 1979-01-11 1979-01-11 Container for semiconductor Granted JPS5595343A (en)

Priority Applications (1)

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JP325079A JPS5595343A (en) 1979-01-11 1979-01-11 Container for semiconductor

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JP325079A JPS5595343A (en) 1979-01-11 1979-01-11 Container for semiconductor

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Publication Number Publication Date
JPS5595343A JPS5595343A (en) 1980-07-19
JPS6146975B2 true JPS6146975B2 (ja) 1986-10-16

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JP325079A Granted JPS5595343A (en) 1979-01-11 1979-01-11 Container for semiconductor

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4953001A (en) * 1985-09-27 1990-08-28 Raytheon Company Semiconductor device package and packaging method
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Publication number Priority date Publication date Assignee Title
JPS5587461A (en) * 1978-12-26 1980-07-02 Fujitsu Ltd Microwave integrated circuit package

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