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JPS6146983B2 - - Google Patents
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JPS6146983B2 - - Google Patents

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JPS6146983B2
JPS6146983B2 JP53112056A JP11205678A JPS6146983B2 JP S6146983 B2 JPS6146983 B2 JP S6146983B2 JP 53112056 A JP53112056 A JP 53112056A JP 11205678 A JP11205678 A JP 11205678A JP S6146983 B2 JPS6146983 B2 JP S6146983B2
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JP
Japan
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thyristor
layer
emitter layer
emitter
turn
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JP53112056A
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Akira Kawakami
Tsutomu Nakagawa
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00Thyristors
    • H10D18/221Thyristors having amplifying gate structures, e.g. cascade configurations

Landscapes

  • Thyristors (AREA)

Description

【発明の詳細な説明】 この発明はサイリスタの製造方法に係り、特に
スイツチング性能の向上を計つたサイリスタの製
造方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a thyristor, and more particularly to a method for manufacturing a thyristor with improved switching performance.

サイリスタはdi/dt耐量を向上させたり、ター
ンオン損失を減じ、ターンオンひりがりを速くし
て、パルス通電能力あるいは高周波通電能力を高
めるために補助サイリスタ構造を導入してターン
オン増幅機能をもたせる方式がしばしば用いられ
ている。
Thyristors often have a turn-on amplification function by introducing an auxiliary thyristor structure to improve di/dt tolerance, reduce turn-on loss, speed up turn-on, and increase pulse current carrying capacity or high frequency current carrying capacity. It is used.

第1図は補助サイリスタを有するサイリスタの
代表的一例を断面とともに示す模式斜視図であ
る。このサイリスタ1は、P形の第1エミツタ
(PE)層2、N形の第1ベース(NB)層3およ
びP形の第2ベース(PB)層4が順次形成され
たサイリスタウエーハ5をもつて構成され、PB
層4の表面部には環状にN形の第2エミツタ(N
E)層6と、その環状の内側に小還状にN形の第
3エミツタ層7とが形成されている。そして、サ
イリスタウエーハ5のNE層6側の第1の主面8
上には上記NE層6に電気的に接続されたカソー
ド電極9と、第3エミツタ層7およびその外周の
B層4にわたつて電気的に接続された補助サイ
リスタ電極10と、上記第3エミツタ層7に囲ま
れた部分のPB層4に電気的に接続された制御電
極11とが形成され、サイリスタウエーハ5のP
E層2側の第2の主面12上には、このPE層2に
電気的に接続してアノード電極13が形成されて
いる。そして、カソード電極9、制御電極11お
よびアノード電極13からはそれぞれカソード電
極端子K、制御電極端子Gおよびアノード電極端
子A(以下それぞれ「K」、「G」および「A」と
略称する。)が引出されている。このサイリスタ
ウエーハ5はNE層6に対応する環状部分からな
る主サイリスタ領域とこれに囲まれた補助サイ
リスタ領域とにわけられる。
FIG. 1 is a schematic perspective view showing a typical example of a thyristor having an auxiliary thyristor along with a cross section. This thyristor 1 is a thyristor wafer in which a P-type first emitter (P E ) layer 2, an N-type first base (N B ) layer 3, and a P-type second base (P B ) layer 4 are sequentially formed. 5, P B
An annular N-type second emitter (N
E ) A layer 6 and a third N-type emitter layer 7 formed in a small annular shape inside the annular layer 6. Then, the first main surface 8 of the thyristor wafer 5 on the N E layer 6 side
Above are a cathode electrode 9 electrically connected to the N E layer 6, an auxiliary thyristor electrode 10 electrically connected across the third emitter layer 7 and the P B layer 4 on its outer periphery; 3 A control electrode 11 electrically connected to the P B layer 4 surrounded by the emitter layer 7 is formed, and the P of the thyristor wafer 5 is
An anode electrode 13 is formed on the second main surface 12 on the E layer 2 side and electrically connected to the P E layer 2 . From the cathode electrode 9, control electrode 11, and anode electrode 13, a cathode electrode terminal K, a control electrode terminal G, and an anode electrode terminal A (hereinafter abbreviated as "K,""G," and "A," respectively) are connected. It's being pulled out. This thyristor wafer 5 is divided into a main thyristor region consisting of an annular portion corresponding to the N E layer 6 and an auxiliary thyristor region surrounded by the main thyristor region.

さて、このサイリスタ1のターンオン・スイツ
チング動作は周知のように、A−K間にA側を正
極性とする電圧が印加された状態で、G−K間に
G側を正極性とする電圧を印加すると、G−K間
に制御電流iGが流れ、PE層2、NB層3、PB
4および第3エミツタ層7の4層からなる補助サ
イリスタ領域がターンオンして、A−アノード
電極13−PE層2−NB層3−PB層4−第3エ
ミツタ層7−補助サイリスタ電極10−PB層4
−NE層6−カソード電極9−Kの径路を通つ
て、制御電流iGの10倍以上の補助サイリスタ電
流iAが流れ、この電流iAによつて、主サイリス
タ領域がターンオンして、A−アノード電極1
3−PE層2−NB層3−PB層4−NE層6−カソ
ード電極9−Kの径路に主サイリスタ電流iM
流れる。このように、制御電流iGが増幅されて
補助サイリスタ電流iAとなり、これが主サイリ
スタ領域をターンオンするので、初期ターンオ
ン領域が環状の第3エミツタ層7の内側接合面1
4の近傍から、環状のNE層6の内側接合面15
の近傍へ急速にひろげられ、上述したようにこの
サイリスタ1のターンオン・スイツチング性能が
著しく改善される。
Now, as is well known, the turn-on switching operation of this thyristor 1 is such that a voltage with positive polarity on the A side is applied between A and K, and a voltage with positive polarity on the G side is applied between G and K. When the voltage is applied, a control current i G flows between G and K, and the auxiliary thyristor region consisting of four layers, P E layer 2, N B layer 3, P B layer 4, and third emitter layer 7, is turned on. Anode electrode 13-P E layer 2-N B layer 3-P B layer 4-third emitter layer 7-auxiliary thyristor electrode 10-P B layer 4
An auxiliary thyristor current i A that is ten times or more the control current i G flows through the path of -N E layer 6 - cathode electrode 9 -K, and this current i A turns on the main thyristor region. A-Anode electrode 1
A main thyristor current i M flows through the path of 3-P E layer 2-N B layer 3-P B layer 4-N E layer 6-cathode electrode 9-K. In this way, the control current i G is amplified to become the auxiliary thyristor current i A , which turns on the main thyristor region, so that the initial turn-on region becomes the inner junction surface 1 of the annular third emitter layer 7.
From the vicinity of 4, the inner joint surface 15 of the annular N E layer 6
As mentioned above, the turn-on switching performance of this thyristor 1 is significantly improved.

このような補助サイリスタ機能をさらに大きく
するための他のサイリスタ構造例を第2図に示
す。この例のサイリスタ1aでは、補助サイリス
タ電極10aがカソード電極9aの中に指状に入
り込んだ形状になり、環状のNE層6aの内側接
合面15aは上記指状の形に沿つて長く設けられ
ている。従つて、第1図について説明した初期タ
ーンオン領域がこの指状の形に沿つて広くなるの
で、ターンオン・スイツチング性能は第1図の構
造のものに比して一層向上する。
Another example of a thyristor structure for further increasing such an auxiliary thyristor function is shown in FIG. In the thyristor 1a of this example, the auxiliary thyristor electrode 10a has a finger-like shape inserted into the cathode electrode 9a, and the inner joint surface 15a of the annular N E layer 6a is provided long along the finger-like shape. ing. Accordingly, since the initial turn-on region described in connection with FIG. 1 is widened along this finger-like shape, the turn-on switching performance is further improved compared to that of the structure of FIG.

しかし、このような補助サイリスタ機能を有す
るサイリスタではターンオフ時に次に述べるよう
な問題を生じる。第3図はサイリスタのターンオ
フ時の電流電圧波形図で、時刻t0から時刻t1まで
のあいだ、A−K間に電流(ピーク値ID)を流
し、時刻t1で外部回路で転流を行い、時刻t2でオ
ン電流をしや断すると、サイリスタには逆電圧V
Rが印加される。つぎに、外部回路によつて時刻
t3からオフ電圧(上昇率dv/dt、ピーク値VD
を印加する。このとき、逆電圧印加時間Tpが充
分長ければ、サイリスタはオフ状態を維持し、タ
ーンオフ・スイツチング動作は達成するが、時間
pが所定時間Tqより短い場合は、サイリスタは
ターンオフを失敗してオフ状態に入らない。この
ターンオフ・スイツチング動作に必要な所定時間
qをターンオフ時間と呼んでいる。ところで、
オフ電圧上昇率dv/dtはサイリスタを応用する
に当つて回路の簡素化、小形軽量化のためにも、
高くすることが望ましい。しかし、この上昇率
dv/dtの値が100V/μs以上になると、ターンオ
フ時間Tqが長くなるという問題があり、しか
も、前述したような、補助サイリスタ構造を有す
るサイリスタでは、ターンオフ時間Tqのオフ電
圧上昇率dv/dtへの依存性が一層強いことが判
つた。第4図の実線曲線はこの依存性の一例を示
す特性曲線である。そして、この依存特性におい
て、補助サイリスタ領域の面積(第2図の場合
は指状部分をも含む)の主サイリスタ領域の面
積に対する比が大きくなると、高いdv/dt値で
のターンオフ時間Tqが長くなることが実験的に
判明した。
However, a thyristor having such an auxiliary thyristor function causes the following problem at turn-off. Figure 3 is a current and voltage waveform diagram when the thyristor is turned off. A current (peak value ID ) is passed between A and K from time t 0 to time t 1 , and commutated by an external circuit at time t 1 . When the on-current is cut off at time t2 , the thyristor receives a reverse voltage V
R is applied. Next, the time is determined by an external circuit.
Off voltage from t3 (rise rate dv/dt, peak value V D )
Apply. At this time, if the reverse voltage application time T p is long enough, the thyristor will maintain the off state and turn-off switching operation will be achieved, but if the time T p is shorter than the predetermined time T q , the thyristor will fail to turn off. does not enter the off state. The predetermined time Tq required for this turn-off switching operation is called a turn-off time. by the way,
The off-voltage rise rate dv/dt is determined in order to simplify the circuit and reduce the size and weight when applying the thyristor.
It is desirable to make it higher. However, this rate of increase
When the value of dv/dt exceeds 100V/μs, there is a problem that the turn-off time T q becomes long.Moreover, in a thyristor having an auxiliary thyristor structure as described above, the off-voltage increase rate dv of the turn-off time T q increases. It was found that the dependence on /dt was even stronger. The solid curve in FIG. 4 is a characteristic curve showing an example of this dependence. In this dependence characteristic, as the ratio of the area of the auxiliary thyristor region (including the finger-shaped portion in the case of FIG. 2) to the area of the main thyristor region increases, the turn-off time T q at a high dv/dt value increases. It has been experimentally found that it is longer.

第5図の実線曲線はターンオフ時間Tqと上記
面積比との関係を示す特性曲線である。これよれ
ば、例えば補助サイリスタ領域の面積を主サイ
リスタ領域の面積の20%にしてターンオン・ス
イツチング特性を高めた(di/dt耐量:1000A/
μs以上)サイリスタでは、面積比が5%の場合
に比して、dv/dtが400V/μsというように高い
ときのターンオフ時間が15μs程度も長くなると
いう欠点があつた。なお、第4図、第5図とも外
径40mm、耐圧1500V級のサイリスタについて測定
したものである。
The solid curve in FIG. 5 is a characteristic curve showing the relationship between the turn-off time T q and the area ratio. According to this, for example, the area of the auxiliary thyristor region is made 20% of the area of the main thyristor region to improve turn-on switching characteristics (di/dt withstand capacity: 1000A/
(μs or more) Thyristors have the disadvantage that the turn-off time when the dv/dt is as high as 400V/μs is longer by about 15 μs than when the area ratio is 5%. Note that both Fig. 4 and Fig. 5 are measurements taken on a thyristor with an outer diameter of 40 mm and a withstand voltage of 1500 V class.

こゝで、ターンオフ時間Tqのdv/dt依存性に
ついて若干の考察を加える。第1図において、タ
ーンオフ時に電圧上昇率dv/dtのオフ電圧が印
加されると、主サイリスタ領域ではNB層3、
B層4中の蓄積キヤリアによる電流irと、NB
層3とPB層4との間の接合J2による変位電流id
とが流れる。一方、補助サイリスタ領域では、
主として接合J2による変位電流id′が流れる。こ
の変位電流id′は補助サイリスタ電極10からP
B層4を経由してNE層6の内側接合面(以下「N
E接合」という)15へ流入する。従つて、補助
サイリスタ領域の面積が大きくなると、それに
比例して変位電流id′が大きくなり、NE接合1
5の近傍の注入電流を増大させ、この部分で主サ
イリスタがターンオン条件を満足させられるよう
になり、ターンオフの完成に失敗する。
Here, some consideration will be given to the dependence of turn-off time Tq on dv/dt. In FIG. 1, when an off voltage with a voltage increase rate dv/dt is applied at turn-off, in the main thyristor region, the N B layer 3,
Current i r due to accumulated carriers in P B layer 4 and N B
Displacement current i d due to junction J 2 between layer 3 and P B layer 4
and flows. On the other hand, in the auxiliary thyristor area,
A displacement current i d ' mainly due to the junction J 2 flows. This displacement current i d ' is transmitted from the auxiliary thyristor electrode 10 to P
via the B layer 4 to the inner joint surface of the N E layer 6 (hereinafter referred to as “N
15 (referred to as "E junction"). Therefore, as the area of the auxiliary thyristor region increases, the displacement current i d ' increases proportionally, and the N E junction 1
The injection current in the vicinity of 5 is increased, and the main thyristor is able to satisfy the turn-on condition at this portion, failing to complete turn-off.

この発明は前述の従来装置の欠点と上記考察に
鑑みてなされたもので、NE接合15のキヤリア
注入効率を第3エミツタ層7の内側接合面(以下
「第3エミツタ接合」という)14のそれより小
さくすることによつて、補助サイリスタによる増
幅機能を損なうことなく、ターンオフ時間に対す
るオフ電圧上昇率の影響の小さいサイリスタを製
造する方法を提供することを目的とするものであ
る。
This invention was made in view of the drawbacks of the conventional device and the above consideration, and the carrier injection efficiency of the N E junction 15 is compared to the inner junction surface of the third emitter layer 7 (hereinafter referred to as "third emitter junction") 14. It is an object of the present invention to provide a method of manufacturing a thyristor in which the influence of the off-voltage rise rate on the turn-off time is small by making the auxiliary thyristor smaller by making it smaller, without impairing the amplification function of the auxiliary thyristor.

第6図はこの発明の一実施例の方法で製造され
たサイリスタを断面とともに示す模式斜視図であ
る。FZ法で得られた、比抵抗50Ω−cm、直径40
mm、厚さ350μmのn形シリコンウエーハに周知
の拡散技術を用いてPNPN4層構造の主サイリス
タ領域および補助サイリスタ領域を有するサ
イリスタウエハ5bを準備し、これにモリブデン
板からなるアノード電極13を形成後、アルミニ
ウム蒸着層からなるカソード電極9、補助サイリ
スタ電極10および制御電極11をメタライズ技
術を用いて形成する。こゝで、補助サイリスタ領
域と主サイリスタ領域との面積の比は、拡散
用フオトマスクのパターンの寸法を変えることに
よつて容易に設定できる。
FIG. 6 is a schematic perspective view showing a cross section of a thyristor manufactured by a method according to an embodiment of the present invention. Obtained by FZ method, resistivity 50Ω-cm, diameter 40
A thyristor wafer 5b having a main thyristor region and an auxiliary thyristor region with a PNPN four-layer structure is prepared using a well-known diffusion technique on an n-type silicon wafer with a thickness of 350 μm and an anode electrode 13 made of a molybdenum plate is formed thereon. A cathode electrode 9, an auxiliary thyristor electrode 10, and a control electrode 11 made of an aluminum vapor-deposited layer are formed using metallization technology. Here, the area ratio between the auxiliary thyristor region and the main thyristor region can be easily set by changing the dimensions of the pattern of the diffusion photomask.

さて、環状のNE層6の内側接合15のウエー
ハ5bの主面8への露出部位を挾んで帯状に上記
主面8を選択的にサンドプラスト加工する。図示
交差斜線を施した16はこのサンドブラスト施工
部を示す。このサンドブラストの施工には、例え
ばアルミナの200番の粉末を、吹きつけ部のみに
窓を有するメタルマスクを介して吹きつける。そ
してその施工深さは5〜10μmで十分である。
Now, the exposed portion of the inner bonding 15 of the annular NE layer 6 to the main surface 8 of the wafer 5b is sandwiched and the main surface 8 is selectively sandblasted into a band shape. The cross-hatched numeral 16 in the figure indicates this sandblasting section. In this sandblasting process, for example, No. 200 alumina powder is sprayed through a metal mask that has a window only in the sprayed area. A construction depth of 5 to 10 μm is sufficient.

この実施例の方法で得られたサイリスタ1bの
ターンオフ時間Tqのオフ電圧上昇率dv/dt依存
性を第4図に破線で示す。第4図に実線で示した
従来装置についての特性と比較すると、その改善
は明らかであり、オフ電圧上昇率dv/dtが500V/
μsという高い値になつても、ターンオフ時間Tq
の増加はたかだか5μs程度である。
The dependence of the turn-off time Tq of the thyristor 1b on the off-voltage increase rate dv/dt obtained by the method of this embodiment is shown by a broken line in FIG. When compared with the characteristics of the conventional device shown by the solid line in Figure 4, the improvement is obvious, and the off-state voltage increase rate dv/dt is 500V/
Even if it reaches a high value of μs, the turn-off time T q
The increase is about 5 μs at most.

つぎに、この実施例の方法で得られた方式のも
のについて、補助サイリスタ領域の面積と主サ
イリスタ領域の面積との比とターンオフ時間T
qとの関係は第5図に破線で示す通りで、実線で
示した従来装置についての特性と比較するとその
改善は顕著であり、応用上要望される500〜1000
A/μsというような大きいdi/dt耐量を確保する
ために、上記面積比を10〜20%にした補助サイリ
スタ付きサイリスタをターンオフ時間Tqを長く
することなく実現できる。
Next, regarding the system obtained by the method of this example, the ratio of the area of the auxiliary thyristor region to the area of the main thyristor region and the turn-off time T
The relationship between q and
In order to ensure a large di/dt tolerance such as A/μs, a thyristor with an auxiliary thyristor having an area ratio of 10 to 20% can be realized without increasing the turn-off time Tq .

以上のような効果を発揮するのはサンドブラス
ト加工によつて、NE層接合15の単位長当りの
表面リーク電流が増加し、補助エミツタ接合14
の単位長当りの表面リーク電流より大きくなるか
らである。
The reason for the above effects is that the sandblasting increases the surface leakage current per unit length of the N E layer junction 15, and the auxiliary emitter junction 14 increases.
This is because it is larger than the surface leakage current per unit length.

なお、上記実施例において、P形部分とN形部
分とを逆にしても同様にこの発明は適用できるこ
とは勿論である。
It goes without saying that the present invention can be applied in the same manner even if the P-type part and the N-type part are reversed in the above embodiment.

以上詳述したように、この発明では、補助サイ
リスタ構造を有するサイリスタにおいて、主サイ
リスタの第2エミツタ層の接合の露出部近傍の表
面にサンドブラスト加工を施し、その第3エミツ
タのキヤリア注入効率よりも主サイリスタの第2
エミツタ接合のキヤリア注入効率を低くしたの
で、このサイリスタのターンオフ時間のオフ電圧
上昇率依存性を補助サイリスタの機能を損うこと
なく低下させることができる。
As detailed above, in the present invention, in a thyristor having an auxiliary thyristor structure, the surface near the exposed part of the junction of the second emitter layer of the main thyristor is sandblasted, and the carrier injection efficiency of the third emitter layer is 2nd main thyristor
Since the carrier injection efficiency of the emitter junction is lowered, the dependence of the turn-off time of this thyristor on the off-voltage rise rate can be reduced without impairing the function of the auxiliary thyristor.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は補助サイリスタを有するサイリスタの
従来例を断面とともに示す模式斜視図、第2図は
補助サイリスタの機能をさらに大きくした従来の
サイリスタの一例を断面とともに示す模式斜視
図、第3図はサイリスタのターンオフ時の電流電
圧波形図、第4図は従来サイリスタとこの発明に
なるサイリスタとのターンオフ時間のオフ電圧上
昇率への依存性を示す特性曲線、第5図は同じく
ターンオフ時間の補助サイリスタ領域と主サイリ
スタ領域との面積比への依存性を示す特性図、第
6図はこの発明の一実施例の方法で製造されたサ
イリスタを断面とともに示す模式斜視図である。 図において、1,1a,1bはサイリスタ、2
は第1伝導形の第1エミツタ層(PE層)、3は第
2伝導形の第1ベース層(NB層)、4は第1伝導
形の第2ベース層(PB層)、5,5a,5bはサ
イリスタウエーハ、6,6aは第2伝導形の第2
エミツタ層(NE層)、7は第2伝導形の第3エミ
ツタ層、9,9aは第2の主電極(カソード電
極)、10,10aは補助サイリスタ電極、11
は制御電極、13は第1の主電極(アノード電
極)、14は第3エミツタ接合、15,15aは
第2エミツタ接合、16はサンドブラスト施工部
である。なお、図中同一符号は同一もしくは相当
部分を示す。
Fig. 1 is a schematic perspective view showing a conventional example of a thyristor having an auxiliary thyristor along with a cross section, Fig. 2 is a schematic perspective view showing an example of a conventional thyristor with a further expanded function of the auxiliary thyristor along with a cross section, and Fig. 3 is a schematic perspective view showing a thyristor with a cross section. 4 is a characteristic curve showing the dependence of the turn-off time on the off-voltage rise rate of the conventional thyristor and the thyristor of the present invention, and FIG. 5 is the auxiliary thyristor region of the turn-off time. FIG. 6 is a schematic perspective view showing a cross section of a thyristor manufactured by a method according to an embodiment of the present invention. In the figure, 1, 1a, 1b are thyristors, 2
is the first emitter layer ( PE layer) of the first conductivity type, 3 is the first base layer ( NB layer) of the second conductivity type, 4 is the second base layer ( PB layer) of the first conductivity type, 5, 5a, 5b are thyristor wafers, 6, 6a are second conduction type second
Emitter layer ( NE layer), 7 is the third emitter layer of the second conductivity type, 9, 9a are the second main electrodes (cathode electrodes), 10, 10a are the auxiliary thyristor electrodes, 11
13 is a control electrode, 13 is a first main electrode (anode electrode), 14 is a third emitter junction, 15 and 15a are second emitter junctions, and 16 is a sandblasting section. Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 1 第1伝導形の第1エミツク層と第2伝導形の
第1ベース層と第1伝導形の第2ベース層とが順
次相接するように形成され、上記第2ベース層の
表面部の一部に形成された第2伝導形の第2エミ
ツタ層と、上記第2ベース層の表面部の他の一部
に形成された第2伝導形の第3エミツタ層と、上
記第1エミツタ層に電気的に接続された第1の主
電極と、上記第2エミツタ層に電気的に接続され
た第2の主電極と、上記第3エミツタ層およびそ
の近傍の上記第2ベース層の部分に電気的に接続
され上記第2の主電極との間に上記第2エミツタ
層の接合を挾むように設けられた補助サイリスタ
電極と、上記第2ベース層の残りの部分に電気的
に接続され上記補助サイリスタ電極との間に上記
第3エミツタの接合を挾むように設けられた制御
電極とを備え、上記第2エミツタ層形成部分に対
応する主サイリスタ領域と残余の部分に対応する
補助サイリスタ領域とよりなるサイリスタを製造
するに際して、上記第2エミツタ層の接合の露出
部近傍の表面にサンドブラストを施し、上記第2
エミツタ層の接合のキヤリア注入効率を上記第3
エミツタ層の接合のキヤリア注入効率より低くな
るようにすることを特徴とするサイリスタの製造
方法。 2 サンドプラストの施工深さを5〜10μmにす
ることを特徴とする特許請求の範囲第1項記載の
サイリスタの製造方法。 3 補助サイリスタ領域の面積を主サイリスタ領
域の面積の10%以上になるようにすることを特徴
とする特許請求の範囲第1項または第2項記載の
サイリスタの製造方法。
[Scope of Claims] 1. A first emitter layer of a first conductivity type, a first base layer of a second conductivity type, and a second base layer of a first conductivity type are formed so as to be in contact with each other in this order, a second emitter layer of a second conductivity type formed on a part of the surface part of the base layer; and a third emitter layer of a second conductivity type formed on another part of the surface part of the second base layer. , a first main electrode electrically connected to the first emitter layer, a second main electrode electrically connected to the second emitter layer, and a third emitter layer and the third emitter layer in the vicinity thereof. an auxiliary thyristor electrode electrically connected to the second base layer and provided to sandwich the junction of the second emitter layer between the second main electrode and the second base layer; a control electrode connected to the auxiliary thyristor electrode so as to sandwich the junction of the third emitter, and corresponding to the main thyristor region corresponding to the second emitter layer forming part and the remaining part. When manufacturing a thyristor comprising an auxiliary thyristor region, sandblasting is performed on the surface near the exposed portion of the junction of the second emitter layer, and
The carrier injection efficiency of the junction of the emitter layer is
A method for manufacturing a thyristor, characterized in that the carrier injection efficiency is lower than that of the junction of the emitter layer. 2. The method for manufacturing a thyristor according to claim 1, characterized in that the sandplast is applied to a depth of 5 to 10 μm. 3. The method of manufacturing a thyristor according to claim 1 or 2, characterized in that the area of the auxiliary thyristor region is 10% or more of the area of the main thyristor region.
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