JPS6148966A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6148966A JPS6148966A JP59170690A JP17069084A JPS6148966A JP S6148966 A JPS6148966 A JP S6148966A JP 59170690 A JP59170690 A JP 59170690A JP 17069084 A JP17069084 A JP 17069084A JP S6148966 A JPS6148966 A JP S6148966A
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- JP
- Japan
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- type
- layer
- transistor
- base
- bipolar transistor
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＩ Ｌ （Ｉ Ｉ２Ｌ ： Ｉｎｔａｇｒａ
ｔａｄ ＩｎｊｅｃｔｉｏｎＬｏｇｉｃ ） ｋ含む集
積回路の製造方法に関するものである。
ｔａｄ ＩｎｊｅｃｔｉｏｎＬｏｇｉｃ ） ｋ含む集
積回路の製造方法に関するものである。
従来例の構成とその問題点
まず、従来のパイポーラエＣと工２Ｌ回路全同−シリコ
ン基板上で製作する場合の製造工程を第１図（Ａ）〜（
Ｈ）の工程類断面図を参照して説明する。以下、（Ａ）
〜（Ｈ）の各項は第１図の（Ａ）〜但）の各図工程と対
応して説明したものである。
ン基板上で製作する場合の製造工程を第１図（Ａ）〜（
Ｈ）の工程類断面図を参照して説明する。以下、（Ａ）
〜（Ｈ）の各項は第１図の（Ａ）〜但）の各図工程と対
応して説明したものである。
仏） Ｐ型シリコン基板１に砒素あるいはアンチモンの
熱拡散やイオン注入により埋込層２を形成する。
熱拡散やイオン注入により埋込層２を形成する。
（Ｂｊ 上記Ｓｉ基板１上にｎ型の単結晶層３を成長
させる。
させる。
（ｃ）トランジスタ相互間あるいはダイオード、抵抗の
島との分離、そして工２Ｌとの分離のためボロンなどに
よりＰ＋型の分離拡散４をシリコン基板１に到達する深
さに行なう。これにより分離された島５−１．５−２を
形成する０この場合。
島との分離、そして工２Ｌとの分離のためボロンなどに
よりＰ＋型の分離拡散４をシリコン基板１に到達する深
さに行なう。これにより分離された島５−１．５−２を
形成する０この場合。
５−１にはＩ２Ｌ素子全５−２にはバイポーラトランジ
スタを形成する予定領域である。
スタを形成する予定領域である。
側 次にトランジスタのコレクタ抵抗あるいはＩ２Ｌ素
子のエミッタ抵抗の低下等の効果を生むためにＮ＋型型
数散層６Ｃ型埋込層２に到達するように拡散する。これ
は一般にコレクタウオールと呼ばれる。
子のエミッタ抵抗の低下等の効果を生むためにＮ＋型型
数散層６Ｃ型埋込層２に到達するように拡散する。これ
は一般にコレクタウオールと呼ばれる。
（Ｅ） 熱拡散やイオン注入法を使って、Ｐ型拡散層
７を形成し、ＩＬ素子のインジェクタ７−１゜工２Ｌ素
子の縦型ＮＰＮ）ランジスタのベース７−２を形成する
。インジェクタ７−１は５−１をベース、７−２ｆｔコ
レクタとする。ＰＮＰ）ランジスタのエミッタに相当す
る。
７を形成し、ＩＬ素子のインジェクタ７−１゜工２Ｌ素
子の縦型ＮＰＮ）ランジスタのベース７−２を形成する
。インジェクタ７−１は５−１をベース、７−２ｆｔコ
レクタとする。ＰＮＰ）ランジスタのエミッタに相当す
る。
（Ｆ′）ついで、島５−１．５−２に熱拡散やイオン注
入に使って、ボロン音用いてＰ型拡散層８を作υ、たて
型ＮＰＮ）ランジスタのベース層を形成する。
入に使って、ボロン音用いてＰ型拡散層８を作υ、たて
型ＮＰＮ）ランジスタのベース層を形成する。
（Ｇ） ’Ｊン又は砒素を用いてＮ型拡散によシバイ
ボーラトランジスタのエミッタ９−１．Ｉ２Ｌ素子（７
）ＮＰＮ縦型）ランジスタのコレクタ９−２゜９−３を
形成する。Ｉ２Ｌ素子におけるＮＰＮ縦型トランジスタ
は５−１をエミッタ、７−２ｉベース、９−２あるいは
９−３をコレクタとする構造で、バイポーラトランジス
タのコレクターエミッタを逆にしたものとなる。
ボーラトランジスタのエミッタ９−１．Ｉ２Ｌ素子（７
）ＮＰＮ縦型）ランジスタのコレクタ９−２゜９−３を
形成する。Ｉ２Ｌ素子におけるＮＰＮ縦型トランジスタ
は５−１をエミッタ、７−２ｉベース、９−２あるいは
９−３をコレクタとする構造で、バイポーラトランジス
タのコレクターエミッタを逆にしたものとなる。
またコレクタウオール６は必要ない場合もあるのでｎ型
拡散９によりトランジスタのコレクタコンタクト９−４
とＩ２Ｌ素子のエミッタコン′タクト９−６を形成する
。
拡散９によりトランジスタのコレクタコンタクト９−４
とＩ２Ｌ素子のエミッタコン′タクト９−６を形成する
。
（）０ しかる後、シリコン酸化膜」０の必要な箇所に
コンタクト窓を開けてアルミニウム電極１１を形成する
。
コンタクト窓を開けてアルミニウム電極１１を形成する
。
ところで、ｌ２Ｉｉ素子の伝播遅延時間は工２Ｌ素子に
蓄積された電荷を充放電するのに必要な時間で与えられ
、低電流域ではＩ２Ｌ素子の接合容量に蓄積される電荷
が支配的となり、大電流域ではＩ２Ｌ素子のエミッタ領
域に蓄積される電荷が支配的となるため、低電流域での
伝播遅延時間を短かくするためにはエピタキシャル層の
濃度が低い方が良いが、−万人電流域での伝播遅延時間
を速くするにはエピタキシャル層は濃度が高い方が望ま
しい。このため、Ｉ２Ｌ素子のエミツタ層に１層を拡散
する方法もとられている。
蓄積された電荷を充放電するのに必要な時間で与えられ
、低電流域ではＩ２Ｌ素子の接合容量に蓄積される電荷
が支配的となり、大電流域ではＩ２Ｌ素子のエミッタ領
域に蓄積される電荷が支配的となるため、低電流域での
伝播遅延時間を短かくするためにはエピタキシャル層の
濃度が低い方が良いが、−万人電流域での伝播遅延時間
を速くするにはエピタキシャル層は濃度が高い方が望ま
しい。このため、Ｉ２Ｌ素子のエミツタ層に１層を拡散
する方法もとられている。
しかしながら、この方法では工程が増えることの他に、
一層をイオン注入法を使って形成すれば欠陥が出やすい
という欠点もある。
一層をイオン注入法を使って形成すれば欠陥が出やすい
という欠点もある。
発明の目的
本発明はかかる欠点を改善すべく、工２Ｌ素子の９ＷＮ
ＰＮ）ランジスタのベース直下に高濃度のエピタキシャ
ル層を成長し、その上に連続的に低濃度のエピタキシャ
ル層を成長させ、高速動作可能な工２Ｌ素子を供給する
ことを目的としている。
ＰＮ）ランジスタのベース直下に高濃度のエピタキシャ
ル層を成長し、その上に連続的に低濃度のエピタキシャ
ル層を成長させ、高速動作可能な工２Ｌ素子を供給する
ことを目的としている。
発明の構成
すなわち、本発明の特徴はＩ２Ｌ素子の縦型ＮＰＮトラ
ンジスタのベース層を、バイポーラトランジスタのベー
ス層よりも深くシ、その縦型ＮＰＮ ）ランジスタのベ
ースの直下部に高濃度エピタキシャル層を形成し、その
上に連続的に低濃度のエピタキシャル層を形成すること
によって、ＩＬ素子の性能を向上させるものである。
ンジスタのベース層を、バイポーラトランジスタのベー
ス層よりも深くシ、その縦型ＮＰＮ ）ランジスタのベ
ースの直下部に高濃度エピタキシャル層を形成し、その
上に連続的に低濃度のエピタキシャル層を形成すること
によって、ＩＬ素子の性能を向上させるものである。
実施例の説明
以下本発明を第２図（ム）〜（イ）の実施例工程順断面
図をもとに説明する。第２図において第１図と同じもの
には同じ記号を用いている。
図をもとに説明する。第２図において第１図と同じもの
には同じ記号を用いている。
（人） Ｐ型シリコン基板１に砒素あるいはアンチモン
を用いて熱拡散やイオン注入により「型低抵抗埋込層２
を形成する。
を用いて熱拡散やイオン注入により「型低抵抗埋込層２
を形成する。
■）上記基板１上に、まず高濃度のＮ型エピタキシャル
層３−１を形成し、引き続き３−１よシも低濃度のエピ
タキシャル層３−２を形成する。
層３−１を形成し、引き続き３−１よシも低濃度のエピ
タキシャル層３−２を形成する。
（Ｃ）トランジスタ相互間あるいはダイオード、抵抗の
島との分離、そしてＩ２Ｌとの分離のためボロン等によ
りＰ＋型の分離拡散層４をＰ型基板１に到達する深さに
形成することにより分離されたＮ型の島５−１．６−２
を形成する。
島との分離、そしてＩ２Ｌとの分離のためボロン等によ
りＰ＋型の分離拡散層４をＰ型基板１に到達する深さに
形成することにより分離されたＮ型の島５−１．６−２
を形成する。
（Ｄ） 高濃度のＮ型層であるコレクタウオール６を
作るためにリン等を用いて熱拡散やイオン注入によって
ｎ＋＋込層２に到達するように形成する。
作るためにリン等を用いて熱拡散やイオン注入によって
ｎ＋＋込層２に到達するように形成する。
傳）次に島５−１に熱拡散やイオン注入を使ってポロン
等を用い゛てＰ型のＩ２Ｌ素子のインジェクター７−１
及び縦型ＮＰＮ ）ランジスタのペース７−２を形成す
る。このとき、Ｐ型拡散層はエピタキシャル層３−２よ
りも浅くする。
等を用い゛てＰ型のＩ２Ｌ素子のインジェクター７−１
及び縦型ＮＰＮ ）ランジスタのペース７−２を形成す
る。このとき、Ｐ型拡散層はエピタキシャル層３−２よ
りも浅くする。
（ト）次いで、島６−２に熱拡散やイオン注入等を使っ
て、ボロンを用い、了−１のインジェクタよりも浅いＰ
型拡散層８を作り、バイポーラトランジスタのベースを
形成する。
て、ボロンを用い、了−１のインジェクタよりも浅いＰ
型拡散層８を作り、バイポーラトランジスタのベースを
形成する。
（Ｇ）シかるのち、リンあるいは砒素を用いて、熱拡散
やイオン注入によりｔ層を作る。それによってバイポー
ラトランジスタのエミッタ９−１及びＩ２Ｌのｎｐｎ縦
型トランジスタのコレクタ９−２．９−３を形成する。
やイオン注入によりｔ層を作る。それによってバイポー
ラトランジスタのエミッタ９−１及びＩ２Ｌのｎｐｎ縦
型トランジスタのコレクタ９−２．９−３を形成する。
またコレクタウオール６は必要ない場合もあるので、？
型拡散９によりトランジスタのコレクタコンタクト９−
４とＩＬ素子のエミッタコンタクト９−５も形成する。
型拡散９によりトランジスタのコレクタコンタクト９−
４とＩＬ素子のエミッタコンタクト９−５も形成する。
ｌ′Ｍ）シかる後に、シリコン酸化膜５１０２１０に必
要な箇所にコンタクト窓をあけて電極１１を形成する。
要な箇所にコンタクト窓をあけて電極１１を形成する。
以上の方法によれば、Ｉ２Ｌ素子のペース直下部のＮ型
エピタキシャル層を高濃度で形成し、その上により低濃
度のＮ型エピタキシャル層を形成することができるため
に、大電流域及び小電流域で工２Ｌ素子の伝播遅延時間
を速くすることができ、さラニ、バイポーラトランジス
タの耐圧も確保できる。
エピタキシャル層を高濃度で形成し、その上により低濃
度のＮ型エピタキシャル層を形成することができるため
に、大電流域及び小電流域で工２Ｌ素子の伝播遅延時間
を速くすることができ、さラニ、バイポーラトランジス
タの耐圧も確保できる。
発明の効果
本発明によれば、新たに工程を増やすことなしに、Ｉ２
Ｌ素子の伝播遅延時間の高速化を達成する具体的な方法
を実現するもので、高速な工２Ｌと通常のバイポーラト
ランジスタとの一体化形成を実現することができる。
Ｌ素子の伝播遅延時間の高速化を達成する具体的な方法
を実現するもので、高速な工２Ｌと通常のバイポーラト
ランジスタとの一体化形成を実現することができる。
第１図（Ａ）〜（６）はＩ２Ｌ素子とＮＰＮ）ランジス
タの従来法の製造工程順断面図、第２図（Ａ）〜虞）は
本発明の一実施例の製造工程順断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・ｎ＋型埋
込層、３・・・・・・ｎ型エピタキシャル層、３−１・
・・・・・高濃度ｎ型エピタキシャル層、３−２・・・
・・・低濃度ｎ型エピタキシャル層、４・・・・・・Ｐ
型分離拡散層、５−１．６−２・・・・・・ｎ形層、６
・・・・・・ｎ型コレクタウオール、７−１・・・・・
・Ｐ型工２Ｌ素子インジェクタ、７−２・・・・・・Ｐ
型Ｉ２Ｌ素子の縦型ＮＰＮ）ランジスタのペース、８・
・・・・・バイポーラトランジスタのベース、９−１・
・・・・・バイポーラトランジスタのエミッタ、９−２
・・・・・・ＩＬ素子のコレクタ、９−３・・・・・・
ＩＬ素子のコレクタ、９−４．９−５・・・・・・ｎ
拡散層、１０・・・・・・二酸化シリコン膜、１１・・
・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図
タの従来法の製造工程順断面図、第２図（Ａ）〜虞）は
本発明の一実施例の製造工程順断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・ｎ＋型埋
込層、３・・・・・・ｎ型エピタキシャル層、３−１・
・・・・・高濃度ｎ型エピタキシャル層、３−２・・・
・・・低濃度ｎ型エピタキシャル層、４・・・・・・Ｐ
型分離拡散層、５−１．６−２・・・・・・ｎ形層、６
・・・・・・ｎ型コレクタウオール、７−１・・・・・
・Ｐ型工２Ｌ素子インジェクタ、７−２・・・・・・Ｐ
型Ｉ２Ｌ素子の縦型ＮＰＮ）ランジスタのペース、８・
・・・・・バイポーラトランジスタのベース、９−１・
・・・・・バイポーラトランジスタのエミッタ、９−２
・・・・・・ＩＬ素子のコレクタ、９−３・・・・・・
ＩＬ素子のコレクタ、９−４．９−５・・・・・・ｎ
拡散層、１０・・・・・・二酸化シリコン膜、１１・・
・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図
Claims (1)
- 一導電型を有する半導体基板上に反対導電型の埋込層を
選択的に形成し、この基板上に前記反対導電型で、まず
高濃度の半導体層を形成し、引き続き低濃度の半導体層
を形成する工程と、この半導体層を分離してＩ＾２Ｌ素
子、バイポーラトランジスタ形成用の第１、第２の島領
域を形成する工程と、前記第１の島領域に前記Ｉ＾２Ｌ
素子のインジェクタ及び縦型ＮＰＮトランジスタのベー
ス層を形成する工程と、前記第２の島領域に前記バイポ
ーラトランジスタのベースを前記Ｉ＾２Ｌ素子のインジ
ェクタよりも浅く形成する工程と、前記縦型トランジス
タのベース、前記バイポーラトランジスタのベースにそ
れぞれ前記Ｉ＾２Ｌ素子のコレクタ前記バイポーラトラ
ンジスタのエミッタを同時形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170690A JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170690A JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148966A true JPS6148966A (ja) | 1986-03-10 |
| JPH0379870B2 JPH0379870B2 (ja) | 1991-12-20 |
Family
ID=15909586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170690A Granted JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148966A (ja) |
-
1984
- 1984-08-16 JP JP59170690A patent/JPS6148966A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379870B2 (ja) | 1991-12-20 |
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