JPS6151428B2 - - Google Patents
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- Publication number
- JPS6151428B2 JPS6151428B2 JP53137488A JP13748878A JPS6151428B2 JP S6151428 B2 JPS6151428 B2 JP S6151428B2 JP 53137488 A JP53137488 A JP 53137488A JP 13748878 A JP13748878 A JP 13748878A JP S6151428 B2 JPS6151428 B2 JP S6151428B2
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- memory
- semiconductor substrate
- writing
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は破壊型メモリーの書き込み方法に関す
るものである。 従来技術の方法を従来用いられている半導体Ｐ
−Ｎ接合破壊型プログラマブルリードオンリーメ
モリー（Ｐrogramable Ｒead ＯnIy Ｍ
emory以下PROMと云う）を用いて説明する。 第１図は、従来法による半導体Ｐ−Ｎ接合破壊
型PROMの断面図である。１のＰ型半導体基板上
に２のN+埋込層を拡散し、３のエピタキシヤル
層を成長させ、４の絶縁分離拡散を行い、通常の
トランジスタのコレクタに相当する部分へ５の
N+拡散を行う。さらに、通常のトランジスタの
ベースに相当する６のP+拡散を行い、７の通常
のトランジスタのエミツタに相当するN+拡散を
施こし、８の酸化膜に窓を孔け９の金属配線電極
を施すとＰ−Ｎ接合破壊型PROMのメモリー素子
が形成される。第２図は、その回路図である。 従来法のメモリー素子の書き込み方法は、第２
図のトランジスタTr1のベースＢに正電圧を印加
し、トランジスタTr1を導通させ配線Y1に電圧を
印加する配線X1と配線Y1の交点であるメモリ素
子S11が選択され、ここで配線Y1より大電流を供
給するとトランジスタのエミツタに相当する部分
のＰ−Ｎ接合が破壊され書き込みができる。ここ
で大容量のメモリーになると単位面積当りの集積
度を高めるため第３図の様に同一絶縁領域内に複
数個のメモリー素子を形成する方法があるが、同
一絶縁領域内のコレクタ部の取り出し口から一番
遠いメモリー素子では埋込層２の抵抗値が大きく
なるため、メモリー素子の書き込み時に流れる電
流により高い電圧が生じその電圧により同一基板
内にある他の半導体素子のＰ−Ｎ接合の耐圧の低
い部分でブレークダウンを起し、その部分で電流
が分流され、書き込みに必要な電流をメモリー素
子に供給できなくなる。 この対策に埋込層２の不純物濃度を高め層抵抗
を下げる方法があるが、不純物濃度を余り多くす
ると結晶欠陥を増したり、埋込層のエピタキシヤ
ル上方へのセリ上りにより他の拡散層と接触し、
Ｐ−Ｎ接合の耐圧を劣化させるなどのことを起す
ため、半導体製造技術上限度があつた。 又、メモリー素子の書き込みに必要な電流を流
すためのトランジスタTr1，Tr2，等は大電流を
吸収しなければならないので大面積となる。又、
大電流の通路となる金属配線も太いものが要求さ
れ、これらのことにより集積度を著しく低下させ
るという欠点があつた。 本発明の目的は、これらの欠点を無くし、大容
量のPROMを作るのに適した方法を提供すること
にある。 本発明の特徴は破壊型メモリーの書き込みにお
いて、メモリー素子の選択のための電流通路とメ
モリー素子の破壊のための電流通路とを異なる通
路にしたメモリーの書き込み方法である。 さらに本発明の他の特徴は半導体基板上に設け
たプレーナ型半導体集積回路のトランジスタのエ
ミツターベース間のＰ−Ｎ接合とベースコレクタ
間のＰ−Ｎ接合でメモリー素子のダイオードマト
リツクスを構成するＰ−Ｎ接合破壊型メモリーで
前記ベースと半導体基板の間に電流制御可能な電
流通路を設けたメモリーにおいて、初めにベース
と半導体基板の間の電流通路を閉じる様に半導体
基板に電圧を印加しておき、書き込み対象となる
メモリー素子の選択をエミツターコレクタ間に電
圧を印加することにより行い、その後時間を遅ら
せてベースと半導体基板の間の電流通路を開く様
に電圧を印加し、Ｐ−Ｎ接合を破壊するのに必要
な電流をベースから半導体基板へ流すことにより
メモリーに書き込むメモリーの書き込み方法であ
る。 以下図面を用いて説明する。 第４図は実施例の断面図で第５図がその回路図
である。１のＰ型半導体基板上に２のN+埋込層
を設け、３のエピタキシヤル層を成長させ、４の
Ｐ型絶縁分離拡散を行いコレクタ部へ５のN+拡
散をし、その後、トランジスタのベースに相当す
る部分のＰ型不純物の拡散と同時に１０のP+型
拡散層を設け７のN+拡散を行い、酸化膜８に窓
を開け金属配線を形成する。第５図がその回路図
でメモリー素子のベースに相当する部分と絶縁拡
散領域の間にPNP横型トランジスタを付けた形と
なつている。 今、配線Y1とX1の交点のメモリー素子に書き
込みを行うものとする。 まず、トランジスタTr1のベースB1に正電圧を
印加し導通させ配線Y1から電流を流すと、この
ままではメモリー素子は破壊されず書き込みはさ
れないが、メモリー素子の位置の選択がされる。
次いで時間を遅らせて半導体基板１より取り出し
たＳの電圧を接地電圧から負の電圧にすると、メ
モリー素子のベースに付いているPNPトランジス
タTr11が動作し、メモリー素子の破壊に必要な大
電流はメモリー素子のベースから絶縁領域へ流
れ、メモリー素子を破壊する。 この様にすると、メモリー素子を破壊するのに
必要な大電流はPNPトランジスタを通じて半導体
基板に流れ、２のN+埋込層へはメモリー素子を
選択するのに必要な電流しか流れないので埋込層
の抵抗分で発生する電圧が少なくなり、同一絶縁
領域内に多数のメモリー素子を構成することがで
きる。 さらにメモリー素子を選択する際用いたトラン
ジスタTr1，Tr2なども小さな面積のもので良く
なり、金属配線も細く短いもので良くなるため集
積度の大きいPROMを構成できる。 以上、本発明の実施例を示したが、第４図の
PNP横型トランジスタの代りに他の素子や回路方
法にしても、同様な効果を得ることができる。
るものである。 従来技術の方法を従来用いられている半導体Ｐ
−Ｎ接合破壊型プログラマブルリードオンリーメ
モリー（Ｐrogramable Ｒead ＯnIy Ｍ
emory以下PROMと云う）を用いて説明する。 第１図は、従来法による半導体Ｐ−Ｎ接合破壊
型PROMの断面図である。１のＰ型半導体基板上
に２のN+埋込層を拡散し、３のエピタキシヤル
層を成長させ、４の絶縁分離拡散を行い、通常の
トランジスタのコレクタに相当する部分へ５の
N+拡散を行う。さらに、通常のトランジスタの
ベースに相当する６のP+拡散を行い、７の通常
のトランジスタのエミツタに相当するN+拡散を
施こし、８の酸化膜に窓を孔け９の金属配線電極
を施すとＰ−Ｎ接合破壊型PROMのメモリー素子
が形成される。第２図は、その回路図である。 従来法のメモリー素子の書き込み方法は、第２
図のトランジスタTr1のベースＢに正電圧を印加
し、トランジスタTr1を導通させ配線Y1に電圧を
印加する配線X1と配線Y1の交点であるメモリ素
子S11が選択され、ここで配線Y1より大電流を供
給するとトランジスタのエミツタに相当する部分
のＰ−Ｎ接合が破壊され書き込みができる。ここ
で大容量のメモリーになると単位面積当りの集積
度を高めるため第３図の様に同一絶縁領域内に複
数個のメモリー素子を形成する方法があるが、同
一絶縁領域内のコレクタ部の取り出し口から一番
遠いメモリー素子では埋込層２の抵抗値が大きく
なるため、メモリー素子の書き込み時に流れる電
流により高い電圧が生じその電圧により同一基板
内にある他の半導体素子のＰ−Ｎ接合の耐圧の低
い部分でブレークダウンを起し、その部分で電流
が分流され、書き込みに必要な電流をメモリー素
子に供給できなくなる。 この対策に埋込層２の不純物濃度を高め層抵抗
を下げる方法があるが、不純物濃度を余り多くす
ると結晶欠陥を増したり、埋込層のエピタキシヤ
ル上方へのセリ上りにより他の拡散層と接触し、
Ｐ−Ｎ接合の耐圧を劣化させるなどのことを起す
ため、半導体製造技術上限度があつた。 又、メモリー素子の書き込みに必要な電流を流
すためのトランジスタTr1，Tr2，等は大電流を
吸収しなければならないので大面積となる。又、
大電流の通路となる金属配線も太いものが要求さ
れ、これらのことにより集積度を著しく低下させ
るという欠点があつた。 本発明の目的は、これらの欠点を無くし、大容
量のPROMを作るのに適した方法を提供すること
にある。 本発明の特徴は破壊型メモリーの書き込みにお
いて、メモリー素子の選択のための電流通路とメ
モリー素子の破壊のための電流通路とを異なる通
路にしたメモリーの書き込み方法である。 さらに本発明の他の特徴は半導体基板上に設け
たプレーナ型半導体集積回路のトランジスタのエ
ミツターベース間のＰ−Ｎ接合とベースコレクタ
間のＰ−Ｎ接合でメモリー素子のダイオードマト
リツクスを構成するＰ−Ｎ接合破壊型メモリーで
前記ベースと半導体基板の間に電流制御可能な電
流通路を設けたメモリーにおいて、初めにベース
と半導体基板の間の電流通路を閉じる様に半導体
基板に電圧を印加しておき、書き込み対象となる
メモリー素子の選択をエミツターコレクタ間に電
圧を印加することにより行い、その後時間を遅ら
せてベースと半導体基板の間の電流通路を開く様
に電圧を印加し、Ｐ−Ｎ接合を破壊するのに必要
な電流をベースから半導体基板へ流すことにより
メモリーに書き込むメモリーの書き込み方法であ
る。 以下図面を用いて説明する。 第４図は実施例の断面図で第５図がその回路図
である。１のＰ型半導体基板上に２のN+埋込層
を設け、３のエピタキシヤル層を成長させ、４の
Ｐ型絶縁分離拡散を行いコレクタ部へ５のN+拡
散をし、その後、トランジスタのベースに相当す
る部分のＰ型不純物の拡散と同時に１０のP+型
拡散層を設け７のN+拡散を行い、酸化膜８に窓
を開け金属配線を形成する。第５図がその回路図
でメモリー素子のベースに相当する部分と絶縁拡
散領域の間にPNP横型トランジスタを付けた形と
なつている。 今、配線Y1とX1の交点のメモリー素子に書き
込みを行うものとする。 まず、トランジスタTr1のベースB1に正電圧を
印加し導通させ配線Y1から電流を流すと、この
ままではメモリー素子は破壊されず書き込みはさ
れないが、メモリー素子の位置の選択がされる。
次いで時間を遅らせて半導体基板１より取り出し
たＳの電圧を接地電圧から負の電圧にすると、メ
モリー素子のベースに付いているPNPトランジス
タTr11が動作し、メモリー素子の破壊に必要な大
電流はメモリー素子のベースから絶縁領域へ流
れ、メモリー素子を破壊する。 この様にすると、メモリー素子を破壊するのに
必要な大電流はPNPトランジスタを通じて半導体
基板に流れ、２のN+埋込層へはメモリー素子を
選択するのに必要な電流しか流れないので埋込層
の抵抗分で発生する電圧が少なくなり、同一絶縁
領域内に多数のメモリー素子を構成することがで
きる。 さらにメモリー素子を選択する際用いたトラン
ジスタTr1，Tr2なども小さな面積のもので良く
なり、金属配線も細く短いもので良くなるため集
積度の大きいPROMを構成できる。 以上、本発明の実施例を示したが、第４図の
PNP横型トランジスタの代りに他の素子や回路方
法にしても、同様な効果を得ることができる。
第１図は従来のPROMのメモリー素子の断面
図、第２図は従来のPROMのメモリー部の回路
図、第３図は従来のPROMのメモリー素子を同一
絶縁領域内に多数入れた時の断面図、第４図は本
発明一実施例のメモリー素子の断面図、第５図は
本発明一実施例のメモリー部の回路図である。 尚、図において、１……Ｐ型半導体基板、２…
…N+型埋込層、３……Ｎ型エピタキシヤル層、
４……P+型絶縁拡散層、５……N+型拡散層、６
……P+型拡散層、７……N+型拡散層、８……酸
化膜、９……金属配線電極、１０……P+拡散
層、X1，X2，Y1，Y2……アドレスライン、S11〜
S22……メモリー素子、Tr1，Tr2……トランジス
タ、B1，B2……Tr1，Tr2のベース、Tr11〜Tr22
……PNPトランジスタ、Ｓ……半導体基板からの
電極取出口である。
図、第２図は従来のPROMのメモリー部の回路
図、第３図は従来のPROMのメモリー素子を同一
絶縁領域内に多数入れた時の断面図、第４図は本
発明一実施例のメモリー素子の断面図、第５図は
本発明一実施例のメモリー部の回路図である。 尚、図において、１……Ｐ型半導体基板、２…
…N+型埋込層、３……Ｎ型エピタキシヤル層、
４……P+型絶縁拡散層、５……N+型拡散層、６
……P+型拡散層、７……N+型拡散層、８……酸
化膜、９……金属配線電極、１０……P+拡散
層、X1，X2，Y1，Y2……アドレスライン、S11〜
S22……メモリー素子、Tr1，Tr2……トランジス
タ、B1，B2……Tr1，Tr2のベース、Tr11〜Tr22
……PNPトランジスタ、Ｓ……半導体基板からの
電極取出口である。
Claims (1)
- １ 半導体基板上に設けられた一導電型の半導体
層と、該半導体層を取り囲む逆導電型の分離領域
と、前記半導体層内に設けられたメモリ素子と、
該メモリ素子の下に設けられた一導電型の埋込層
とを有し、前記メモリ素子のベース−コレクタお
よび前記分離領域によつて形成されるトランジス
タを介して前記メモリ素子への書込み電流の一部
を前記半導体基板へ流すことによつてメモリ素子
への書込みを行なうことを特徴とするメモリーの
書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13748878A JPS5564687A (en) | 1978-11-08 | 1978-11-08 | Writing method for memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13748878A JPS5564687A (en) | 1978-11-08 | 1978-11-08 | Writing method for memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5564687A JPS5564687A (en) | 1980-05-15 |
| JPS6151428B2 true JPS6151428B2 (ja) | 1986-11-08 |
Family
ID=15199806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13748878A Granted JPS5564687A (en) | 1978-11-08 | 1978-11-08 | Writing method for memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5564687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102741275B1 (ko) * | 2023-12-19 | 2024-12-11 | (주)테크빌 | Ktcs 차상 신호 장치를 이용한 열차 이동정보 분석 장치 및 방법과 이를 이용한 열차 제어 시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262593A (ja) * | 1985-05-15 | 1986-11-20 | Showa Alum Corp | 熱交換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598916B2 (ja) * | 1975-06-21 | 1984-02-28 | 日本電気株式会社 | プログラマブルモノリシツク集積回路方式 |
-
1978
- 1978-11-08 JP JP13748878A patent/JPS5564687A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102741275B1 (ko) * | 2023-12-19 | 2024-12-11 | (주)테크빌 | Ktcs 차상 신호 장치를 이용한 열차 이동정보 분석 장치 및 방법과 이를 이용한 열차 제어 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5564687A (en) | 1980-05-15 |
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