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JPS6152594B2 - - Google Patents
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JPS6152594B2 - - Google Patents

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JPS6152594B2
JPS6152594B2 JP56009750A JP975081A JPS6152594B2 JP S6152594 B2 JPS6152594 B2 JP S6152594B2 JP 56009750 A JP56009750 A JP 56009750A JP 975081 A JP975081 A JP 975081A JP S6152594 B2 JPS6152594 B2 JP S6152594B2
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JP
Japan
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layer
silicon dioxide
silicon
mask
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JP56009750A
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Sutotsufueru Akuseru
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International Business Machines Corp
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は改良された多結晶シリコン導体構造体
の形成方法に係り、更に具体的に云えば、従来の
方法における幾つかの構造に於ける好ましくない
形状が除かれた、MOS・FET集積回路のための
多結晶シリコン導体構造体の形成方法に係る。
多結晶シリコンは、FET、バイポーラ・トラ
ンジスタ、及び同種のものの集積回路構造体の形
成に於て種々の目的に用いられている。多結晶シ
リコンは、導電率を増加させるために適当な不純
物でドープされている導体構造体として特に多く
用いられており、主としてMOS・FET集積回路
メモリのための２重多結晶シリコン方法に於て用
いられている。それらの標準的方法を用いた場合
に、その製品は歩留り及びゲート電極の特性の均
一性に於て問題を有することが解つた。それらの
集積回路素子をそれらの種々の層について調べた
結果、特にFETゲート誘電体酸化物に於ける好
ましくない形状を含む幾つかの好ましくない形状
が見出された。FETゲート２酸化シリコンに於
けるそれらの好ましくない形状は、形成された集
積回路素子の歩留り及び電気的特性に問題を生ぜ
しめ得る質の悪い２酸化シリコン誘電体の問題を
含む。
従つて、本発明の目的は、形成された製品の歩
留りを増しそしてそれらの電気的特性を改良す
る、FET素子、バイポーラ・トランジスタ構造
体、及び同種のものに於て用いられる多結晶シリ
コン導体構造体の形成方法を提供することであ
る。特に、FET集積回路素子のゲートのための
誘電体２酸化シリコンを改良する方法を達成する
ことが望まれている。ゲート誘電体２酸化シリコ
ンに於ける改良は、FET集積回路構造体の歩留
りを増しそしてその電気的特性を改良する。
上記目的を達成するため、絶縁層によつて覆わ
れたシリコン基板上に多結晶シリコン層が付着さ
れる。その絶縁層は形成された集積回路のための
ゲート誘電体であり得る。次に、多結晶シリコン
導体構造体の形成されるべき領域に於て、多結晶
シリコンがマスクされる。非マスク領域に於て、
多結晶シリコンが、上記絶縁層上に数百オングス
トロームのオーダーの厚さが残される迄、反応性
イオン食刻される。それから、その非マスク領域
に於ける数百オングストロームのオーダーの多結
晶シリコンが熱酸化される。その熱酸化は、非マ
スク領域に於ける多結晶シリコンを完全に２酸化
シリコンに酸化させそしてマスク下の露出されて
いる側壁に於ける多結晶シリコンを酸化させる。
この酸化工程は、マスク下の多結晶シリコンの下
に２酸化シリコンのくさび状部分が形成されるこ
とを防ぐ。従来の標準的方法に於て形成されるそ
の様な２酸化シリコンのくさび状部分は、形成さ
れた集積回路構造体の歩留り及び電気的特性に好
ましくない影響を与える質の悪い２酸化シリコン
である。それから、２酸化シリコンが水平部分の
シリコン基板から除去されそして多結晶シリコン
導体の垂直部分の側壁領域に於ける２酸化シリコ
ンは残される様に、方向性を有する反応性イオン
食刻方法が用いられる。
次に、図面を参照して、本発明による方法をそ
の好実施例について更に詳細に説明する。第１図
は多結晶シリコン素子構造体を形成するための標
準的方法により形成された構造体を詳細に示して
いる。その方法に於ては、シリコン基板１２の表
面上に２酸化シリコン絶縁層１０が成長される。
次に、層１０の表面全体に多結晶シリコン導体１
４が付着される。残すべき領域に於ける多結晶シ
リコン導体をマスクするために、２酸化シリコン
とフオトレジスタとの組合せの如きマスク構造体
が従来のリソグラフイ技術とともに用いられる。
他の領域の多結晶シリコン除去される様に露され
ている。その非マスク領域に於ける多結晶シリコ
ンを除去するために化学的食刻が用いられる。そ
れから、N+型ソース／ドレン拡散領域１６の如
き領域がイオン注入又は拡散されるべき非マスク
領域の一部に於て、２酸化シリコン絶層１０が除
去される。次に、N+型ソース／ドレイン拡散領
域１６が拡散又はイオン注入によつて形成され
る。それから、２酸化シリコン層１８を形成する
ために、湿つた酸素の雰囲気を用いた従来の熱酸
化技術によつて、表面が再酸化される。これらの
一連の処理工程の結果が第１図の従来技術による
構造体に示されており、拡散領域１６の上方のシ
リコンの一部が２酸化シリコン層１８を形成する
ために用いられて図に示されている如き構造体が
形成さている。２酸化シリコン層１８のくさび状
部分２０が多結晶シリコン導体１４の下方に延び
ている。くさび状部分の２酸化シリコンはゲート
誘電体２酸化シリコン絶縁層１０よりも悪い質を
有している。又、この方法によつて、N+型ソー
ス／ドレイン拡散領域１６の翼状部分２１が形成
される。これらの構造体は、バイポーラ・トラン
ジスタ、特にFET集積回路構造体の歩留り及び
電気的特性を低下させる。
第２図乃至第７図は、MOS・FET集積回路構
造体の形成方法を示している。２酸化シリコン層
２４を形成するため、Ｐ型単結晶シリコン基板２
２が適当な酸素及び／若しくは水蒸気の雰囲気中
で約1000℃に於て熱酸化される。２酸化シリコン
層２４上に窒化シリコン層（図示せず）を付着す
るために、窒素、塩化水素ガス、塩化水素シリコ
ン（SiH2Cl2）及びアンモニアの周囲雰囲気を用い
て約600乃至650℃に於て化学的気相付着が行われ
る。埋設酸化物分離領域の形成されるべき領域に
於ける２酸化シリコン層及び窒化シリコン層を経
てシリコン基板２２中に開孔を形成するために、
従来のリソグラフイ技術が用いられる。それらの
２酸化シリコン層及び窒化シリコン層は、化学的
湿式食刻、反応性イオン食刻又はプラズマ食刻の
如き従来の侵刻技術によつて除去され得る。埋設
酸化物分離領域の形成されるべき領域にP+型領
域２６を形成するためにP+型の硼素の拡散又は
イン注入が用いられる。それから、埋設酸化物分
離領域２８が酸素−水−窒素の周囲雰囲気中で
900℃に於て形成される。窒化シリコン層が例え
ば10％の塩化水素による化学的湿式食刻を用いて
除去されて、第２図の構造体が形成される。埋設
酸化物分離領域の厚さは9000乃至12000Åのオー
ダーである。それらの埋設酸化物分離領域２８
は、相互に分離されている集積回路素子が形成さ
れるべき単結晶シリコン領域を包囲している。
上述の分離領域の代りに、PN接合の逆方向バ
イアス又は完全な誘電体分離の如き他の素子分離
構造体を用いてもよい。誘電体材料は、２酸化シ
リコン、ガラス、窒化シリコン、及び３酸化アル
ミニウムを含む、他の材料又はそれらの組合せで
あり得る。更に、本出願人所有の米国特許第
4104086号の明細書に記載されている方法の如
き、他の部分的誘電体分離技術も、分離領域を形
成するために用いられ得る。
２酸化シリコン層２４はこの時点に於て完全に
除去されても、又はその厚さが第１レべルの
FETゲート構造体のための所望の２酸化シリコ
ンゲート誘電体の厚さに調節されてもよい。その
酸化は、典型的には、酸素、水及び窒素の周囲雰
囲気を用いた950℃に於ける熱酸化である。次
に、Ｐ型にドープされた多結晶シリコン層３０
が、約500乃至1000℃の温度範囲に於ける水素の
周囲雰囲気中のシラン及びジボランの混合物を用
いて、層２４及び領域２８を含むウエハ表面全体
に付着される。又は、多結晶シリコンが付着され
てから、イオン注入方法によつてドープされても
よい。多結晶シリコン層３０の有効な厚さは約
1000乃至10000Åであり、典型的には3000乃至
5000Åであることが好ましい。その厚さが約
10000Åよりも厚い場合には、平坦性の問題が生
じて、高密度集積回路素子の製造が困難になる。
その厚さが約1000Åよりも薄い場合には、多結晶
シリコン層の抵抵が集積回路素子の性能に悪影響
を与える程大きくなる。その好ましいドーピン
グ・レベルは約1019乃至1021原子／cm3である。
約1000乃至2000Åの厚さを有する化学的気相付
着による２酸化シリコン層３２が多結晶シリコン
層上に付着される。次に、レジスト層（図示せ
ず）が２酸化シリコン層３２上に付着される。そ
れから、標準的なリングラフイ及びマスク技術を
用いて、多結晶シリコン導体構造体が形成される
べき領域に於てレジスタにマスク構造体が設けら
れる。２酸化シリコン層３２が上記レジスト層を
マスクとして用いて適当な食刻技術により不要な
領域に於て除去される。それから、残された２酸
化シリコン層３２が多結晶シリコン層３０を食刻
するためのマスクとして用いられる。その侵刻
は、多結晶シリコンの方向性又は異方性の反応性
イオン食刻によつて達成される。その多結晶シリ
コンを食刻するための反応性イオン食刻又はプラ
ズマ食刻に於ては、例えば、塩素−アルゴン又は
四塩化炭素−アルゴンの雰囲気、RF平プレート
構造体、約10μHgの圧力、0.16ワツト／cm2の電
力密度、及び10c.c.／分の流量の条件が用いられ
る。
本発明による方法に於ける重要な点は、数百オ
ングストロームのオーダーの厚さの多結晶シリコ
ンが絶縁層２４上に未だ残されているときに、非
マスク領域に於ける多結晶シリコンの反応イオン
食刻を停止させることである。非マスク領域に残
されている多結晶シリコンの好ましい厚さは約
200乃至1000Åであり、約500Åのオーダーあるこ
とが好ましい。その結果形成された構造体が第３
図に示されている。それから、レジスト層（図示
せず）が除去される。
次に、第３図の構造体が熱酸化される。その酸
化中に、非マスク領域に於ける厚さ数百オングス
トロームのオーダーの多結晶シリコン層３０が完
全に熱的２酸化シリコン層３４に変えられる。そ
の熱酸化の間、FETゲート誘電体の端部は厚さ
数百オングストロームの多結晶シリコンにより遮
蔽されているために何ら酸化されない。従つて、
ゲート誘電体の質が高レベルに維持される。多結
晶シリコン層３０に側壁も又、その酸化処理中に
熱的２酸化シリコン層３６に変えられる。その結
果得られた構造体が第４図に示されている。
第５図に於て、層２４及び３４がシリコン基板
に達する迄反応性イオン食刻方法により異方性食
刻される。それから、残されているゲート誘電体
２酸化シリコンを除去するために化学的湿式食刻
が用いられ得る。水平部分の２酸化シリコンはこ
の処理中に除去されるが、垂直部分の側壁領域に
於ける多結晶シリコン・ゲートは第５図に示され
ている如く殆どそのまま残される。
次に、構造体が酸素の周囲雰囲気により1000℃
のオーダーの温度に於て乾式熱酸化を施される。
これは、通常の湿つた酸素の周囲雰囲気による場
合よりも相当に高い品質の２酸化シリコン層３８
を生じ、ゲート電極の下に過度の２酸化シリコン
の成長を生ぜしめない。第２の多結晶シリコン層
４０が、第１の多結晶シリコン層３０に関して述
べた場合と同一の技術によつて付着される。多結
晶シリコン層４０のドーピングはその付着と同時
に行われても、又は付着後に拡散又はイオン注入
されることによつて行われてもよい。第２多結晶
シリコン導体構造体のためのマスクを設けるため
に、レジスト層（図示せず）が従来のリングラフ
イ技術とともに用いられる。次に、非マスク領域
に於て数百オングストロームのオーダーの多結晶
シリコンが残される様に、反応性イオン食刻が等
方的に行われる。これは、後の酸化に於て多結晶
シリコン・ゲートを遮蔽しそして第２レベルの体
結晶シリコン・ゲートの側壁が第１レベルの多結
晶シリコン・ゲート構造体に一致する様に制御す
る。それから、レジスト層が除去される。第２多
結晶シリコン層４０が熱酸化されて、２酸化シリ
コン層４２が形成される。水平部分の２酸化シリ
コン層を異方性食刻しそして垂直部分の２酸化シ
リコン層を残すために、反応性イン食刻処理が用
いられる。N+型ソース／ドレン拡散領域４６
が、従来の拡散技術によつて拡散されることによ
り、又はソース／ドレイン領域の形成されるべき
領域の表面上に200Å程度のスクリーン酸化物を
設けた後にイオン注入及びアニーリングを行うこ
とにより形成される。イオン注入は本発明の説明
に於ては広義の拡散として考えられている。その
結果得られた構造体が第６図に示されている。
ソース／ドレイン拡散領域４６上に再酸化物層
４８を形成するために、乾燥した酸素による酸化
が用いられる。その乾式酸化方法は、第１多結晶
シリコン・ゲート構造体に関して述べた理由と同
じ理由で用いられる。N+型ソース／ドレイン拡
散領域４６への接点が、従来のレジスト、リング
ラフイ及び食刻技術を用い、次に適当な接点金属
を全面に付着し、そして更にレジスト、リングラ
フイ及び食刻技術を用いることによつて形成され
る。第７図に示されている接点５２は、ソース／
ドレイン接点と同時に付着され、第２レベラルの
多結晶シリコン層に接触している。
第８図は、第７図の第２多結晶シリコン・ゲー
ト領域を詳細に示しており、第１図の従来技術に
よる構造体に於て示されているものと同様な図で
ある。第８図の構造体に於ては、２酸化シリコン
のくさび状部分は何ら存在せず、更に第１図の構
造体に見られた拡散領域に於ける異状の好ましく
ない形状が第８図の位置５４に於ては相当に減少
している。
以上に於て、本発明による方法はMOS・FET
集積回路に関する好実施例について説明したが、
本発明の要旨及び範囲を逸脱することなく種々の
変更が可能であり、例えば本発明による方法はバ
イポーラ集積回路又は他のその様な構造体にも同
様に適用され得る。
【図面の簡単な説明】
第１図は従来技術による多結晶シリコン素子構
造体を示す図であり、第２図乃至第７図は２重多
結晶シリコンFET素子構造体を形成するための
本発明による方法を示す図であり、第８図は第７
図の構造体の一部を拡大して示す図である。 １０，１８，２４，３２，３４，３６，３８，
４２……２酸化シリコン絶縁層、１２，２２……
シリコン基板、１４……多結晶シリコン導体、１
６，４６……N+型ソース／ドレイン拡散領域、
２０……１８のくさび状部分、２１……１６の翼
状部分、２６……P+型領域、２８……理設酸化
物分離領域、３０，４０……Ｐ型にドープされた
第１及び第２多結晶シリコン層、４８……再酸化
物層、５０，５２……接点。

Claims (1)

    【特許請求の範囲】
  1. １ 絶縁層で被覆されたシリコン基板上に多結晶
    シリコン層を付着し、多結晶シリコン導体構造体
    の形成されるべき領域に於ける上記多結晶シリコ
    ン層上にマスクを設け、非マスク領域に於て上記
    多結晶シリコン層を数百オングストロームのオー
    ダーの厚さが上記絶縁層上に残される迄反応性イ
    オン食刻し、上記マスク下の上記多結晶シリコン
    層の下に２酸化シリコンのくさび状部分が形成さ
    れることなく上記非マスク領域に於て上記絶縁層
    上に残された上記厚さの多結晶シリコン層が完全
    に２酸化シリコンに酸化されそして上記マスク下
    の上記多結晶シリコン層の露出されている側壁領
    域が酸化される様に上記非マスク領域に於ける上
    記多結晶シリコン層を熱酸化し、水平部分の上記
    シリコン基板からすべての２酸化シリコンが除去
    されるが垂直部分の上記側壁領域に於ける２酸化
    シリコンは残される様に上記２酸化シリコンに方
    向性を有する反応性イオン食刻を施すことを含
    む、集積回路に於て改良された多結晶シリコン導
    体構造体を形成するための方法。
JP975081A 1980-03-26 1981-01-27 Method of forming polycrystalline silicon conductor structure Granted JPS56137678A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/134,039 US4287661A (en) 1980-03-26 1980-03-26 Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation

Publications (2)

Publication Number Publication Date
JPS56137678A JPS56137678A (en) 1981-10-27
JPS6152594B2 true JPS6152594B2 (ja) 1986-11-13

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ID=22461478

Family Applications (1)

Application Number Title Priority Date Filing Date
JP975081A Granted JPS56137678A (en) 1980-03-26 1981-01-27 Method of forming polycrystalline silicon conductor structure

Country Status (4)

Country Link
US (1) US4287661A (ja)
EP (1) EP0036573B1 (ja)
JP (1) JPS56137678A (ja)
DE (1) DE3175506D1 (ja)

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