JPS6152991B2 - - Google Patents
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- Publication number
- JPS6152991B2 JPS6152991B2 JP55008541A JP854180A JPS6152991B2 JP S6152991 B2 JPS6152991 B2 JP S6152991B2 JP 55008541 A JP55008541 A JP 55008541A JP 854180 A JP854180 A JP 854180A JP S6152991 B2 JPS6152991 B2 JP S6152991B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- gate
- emitter
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/133—Thyristors having built-in components the built-in components being capacitors or resistors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にサイリスタに
関するものである。
関するものである。
従来のサイリスタの製造方法は第１図ａ乃至第
１図ｅに示すように、例えばまずＮ型シリコン基
板１の両主面よりＰ型不純物であるガリウムを拡
散してＰ型拡散層２を形成する。さらに、基板１
の両主面に形成された酸化膜３の一主面側を選択
的に除去し、Ｐ型拡散層２の一部を露出させ、露
出部よりＮ型不純物であるリンを拡散してＮ型拡
散層４を形成する。Ｎ型拡散層４およびＰ型拡散
層２のそれぞれの一部分には金属電極（例えばア
ルミニウム）が被着され、それぞれカソード電極
５及びゲート電極６とする。このように製造され
たサイリスタの諸特性のうちゲートトリガー電流
（ＩGT）は第１図ｅに示すＰ型領域２の不純物濃
度や深さ、Ｐ型領域２及びＮ型基板１の少数キヤ
リヤのライフタイム等により決定されるが、従来
の構造ではバラツキが大きく所要の値に制御する
のが困難であつた。
１図ｅに示すように、例えばまずＮ型シリコン基
板１の両主面よりＰ型不純物であるガリウムを拡
散してＰ型拡散層２を形成する。さらに、基板１
の両主面に形成された酸化膜３の一主面側を選択
的に除去し、Ｐ型拡散層２の一部を露出させ、露
出部よりＮ型不純物であるリンを拡散してＮ型拡
散層４を形成する。Ｎ型拡散層４およびＰ型拡散
層２のそれぞれの一部分には金属電極（例えばア
ルミニウム）が被着され、それぞれカソード電極
５及びゲート電極６とする。このように製造され
たサイリスタの諸特性のうちゲートトリガー電流
（ＩGT）は第１図ｅに示すＰ型領域２の不純物濃
度や深さ、Ｐ型領域２及びＮ型基板１の少数キヤ
リヤのライフタイム等により決定されるが、従来
の構造ではバラツキが大きく所要の値に制御する
のが困難であつた。
ゲートトリガー電流を制御する一つの方法は短
絡型エミツタ構造とすることであるが、このよう
な方法では短絡抵抗値をある一定値以上にするこ
とが難しく、ゲートトリガー電流を数百μＡ以下
にすることは困難である。
絡型エミツタ構造とすることであるが、このよう
な方法では短絡抵抗値をある一定値以上にするこ
とが難しく、ゲートトリガー電流を数百μＡ以下
にすることは困難である。
ゲートトリガー電流を制御するもう一つの方法
はＮ型エミツタ領域とＰ型ゲート領域とを短絡す
る短絡抵抗を設けることであるが、従来の拡散法
では短絡抵抗部の拡散不純物濃度及び深さの制御
精度が不充分であるため、やはり短絡抵抗値は制
限をうけ、ゲートトリガー電流を数μＡ以下にす
ることは難しい。
はＮ型エミツタ領域とＰ型ゲート領域とを短絡す
る短絡抵抗を設けることであるが、従来の拡散法
では短絡抵抗部の拡散不純物濃度及び深さの制御
精度が不充分であるため、やはり短絡抵抗値は制
限をうけ、ゲートトリガー電流を数μＡ以下にす
ることは難しい。
本発明の目的は前記のゲートトリガー電流のバ
ラツキを改善し、所望の値に再現性よく制御する
ことにある。
ラツキを改善し、所望の値に再現性よく制御する
ことにある。
本発明は、Ｎ型エミツタ領域とＰ型ゲート電極
とを短絡する短絡抵抗が多結晶シリコンにより形
成されることを主な特徴とする。
とを短絡する短絡抵抗が多結晶シリコンにより形
成されることを主な特徴とする。
本発明の実施例を図面に基き、詳細に説明す
る。第２図ａ及び第２図ｂに示す第１の実施例に
おいて、Ｎ型シリコン基板１の両主面よりＰ型不
純物ガリウムを拡散しＰ型不純物層２を形成す
る。さらに、基板両主面に形成された酸化膜３の
一主面側を選択的に除去し、Ｐ型拡散層２の一部
を露出させ、露出部分よりＮ型不純物であるリン
を拡散し、Ｎ型エミツタ層４を形成する。さら
に、Ｎ型エミツターを形成したと同一主面上に形
成された酸化膜上にCVD法により多結晶シリコ
ン層を形成する。ついで、前記多結晶シリコン層
にリンを拡散し、多結晶シリコン層の導電率を調
整する。さらに、写真食刻法及びドライエツチン
グ法により、多結晶シリコン層を所望の形状に加
工し、ゲート・エミツタ短絡抵抗７を形成する。
Ｎ型エミツタ層及びＰ型拡散層の一部分には電極
金属としてアルミニウムが被着され、それぞれエ
ミツタ電極とゲート電極とする。エミツタ電極と
ゲート電極とは前記ゲート・エミツタ短絡抵抗７
を介して短絡される。このようにして製造したサ
イリスタのゲートトリガー電流はゲート・エミツ
タ短絡抵抗を10kΩとした場合、50μＡ前後に分
布しバラツキは極めて少なくできた。参考とし
て、本実施例と同一設計でゲート・エミツタ短絡
抵抗を設けない場合のゲートトリガー電極は0.5
〜５μＡでありバラツキは極めて大きかつた。
る。第２図ａ及び第２図ｂに示す第１の実施例に
おいて、Ｎ型シリコン基板１の両主面よりＰ型不
純物ガリウムを拡散しＰ型不純物層２を形成す
る。さらに、基板両主面に形成された酸化膜３の
一主面側を選択的に除去し、Ｐ型拡散層２の一部
を露出させ、露出部分よりＮ型不純物であるリン
を拡散し、Ｎ型エミツタ層４を形成する。さら
に、Ｎ型エミツターを形成したと同一主面上に形
成された酸化膜上にCVD法により多結晶シリコ
ン層を形成する。ついで、前記多結晶シリコン層
にリンを拡散し、多結晶シリコン層の導電率を調
整する。さらに、写真食刻法及びドライエツチン
グ法により、多結晶シリコン層を所望の形状に加
工し、ゲート・エミツタ短絡抵抗７を形成する。
Ｎ型エミツタ層及びＰ型拡散層の一部分には電極
金属としてアルミニウムが被着され、それぞれエ
ミツタ電極とゲート電極とする。エミツタ電極と
ゲート電極とは前記ゲート・エミツタ短絡抵抗７
を介して短絡される。このようにして製造したサ
イリスタのゲートトリガー電流はゲート・エミツ
タ短絡抵抗を10kΩとした場合、50μＡ前後に分
布しバラツキは極めて少なくできた。参考とし
て、本実施例と同一設計でゲート・エミツタ短絡
抵抗を設けない場合のゲートトリガー電極は0.5
〜５μＡでありバラツキは極めて大きかつた。
第３図ａ及び第３図ｂは第二の実施例でプレー
ナ型サイリスタに本発明を適用したものである。
Ｎ型シリコン基板１の両主面に形成された酸化膜
の互いに相対する部分を選択的に除去し、基板１
の両主面の一部を露出させ、露出部分よりＰ型不
純物ボロンを拡散し、両主面側より拡散したボロ
ンが相接するようにＰ型拡散層８を形成する。さ
らに、基板両主面に形成された酸化膜の一主面側
を選択的に除去し、もう一方の主面側の酸化膜を
除去してＰ型不純物ボロンを拡散し、Ｐ型拡散層
９，１０を形成する。このとき、Ｐ型拡散層８と
１０とは相接する。さらに、基板両主面に形成さ
れた酸化膜のうち、Ｐ型拡散層９上の酸化膜を選
択的に除去し、露出させたＰ型拡散層９の表面よ
りＮ型不純物リンを拡散し、Ｎ型拡散層４を形成
する。Ｎ型拡散層４を形成したと同一主面上に形
成された酸化膜３上にはCVD法により多結晶シ
リコンが形成され、ついでイオン注入法によりリ
ンイオンを注入し、つづいてリンを多結晶シリコ
ン中に拡散し、多結晶シリコンの導電率の調整を
行う。当然のことであるが、このときのリンイオ
ンの注入量はここで形成しようとしている抵抗領
域の目的とする抵抗値により変えられるべきもの
であり、リン以外の不純物でも良いし、イオン注
入法でなく、例えば拡散法でもよい。
ナ型サイリスタに本発明を適用したものである。
Ｎ型シリコン基板１の両主面に形成された酸化膜
の互いに相対する部分を選択的に除去し、基板１
の両主面の一部を露出させ、露出部分よりＰ型不
純物ボロンを拡散し、両主面側より拡散したボロ
ンが相接するようにＰ型拡散層８を形成する。さ
らに、基板両主面に形成された酸化膜の一主面側
を選択的に除去し、もう一方の主面側の酸化膜を
除去してＰ型不純物ボロンを拡散し、Ｐ型拡散層
９，１０を形成する。このとき、Ｐ型拡散層８と
１０とは相接する。さらに、基板両主面に形成さ
れた酸化膜のうち、Ｐ型拡散層９上の酸化膜を選
択的に除去し、露出させたＰ型拡散層９の表面よ
りＮ型不純物リンを拡散し、Ｎ型拡散層４を形成
する。Ｎ型拡散層４を形成したと同一主面上に形
成された酸化膜３上にはCVD法により多結晶シ
リコンが形成され、ついでイオン注入法によりリ
ンイオンを注入し、つづいてリンを多結晶シリコ
ン中に拡散し、多結晶シリコンの導電率の調整を
行う。当然のことであるが、このときのリンイオ
ンの注入量はここで形成しようとしている抵抗領
域の目的とする抵抗値により変えられるべきもの
であり、リン以外の不純物でも良いし、イオン注
入法でなく、例えば拡散法でもよい。
次に、写真食刻法及びドライエツチング法によ
り多結晶シリコン層を所望の形状に加工し、低抗
領域７を形成する。Ｎ型拡散層４及びＰ型拡散層
９を被う酸化膜の一部を除去し、それぞれに金属
電極を被着し、それぞれエミツター電極５及びゲ
ート電極６とする。エミツター電極５とゲート電
極６とは先に形成した抵抗領域７を介して短絡さ
れる。このようにして製造されたサイリスタのゲ
ートトリガー電流は多結晶シリコン抵抗領域の抵
抗値を20kΩとすることにより25〜30μＡに制御
することができた。
り多結晶シリコン層を所望の形状に加工し、低抗
領域７を形成する。Ｎ型拡散層４及びＰ型拡散層
９を被う酸化膜の一部を除去し、それぞれに金属
電極を被着し、それぞれエミツター電極５及びゲ
ート電極６とする。エミツター電極５とゲート電
極６とは先に形成した抵抗領域７を介して短絡さ
れる。このようにして製造されたサイリスタのゲ
ートトリガー電流は多結晶シリコン抵抗領域の抵
抗値を20kΩとすることにより25〜30μＡに制御
することができた。
参考として、本実施例と同一設計のサイリスタ
で抵抗領域を設けないものではゲートトリガー電
流は0.1〜５μＡできわめてバラツキが大きかつ
た。
で抵抗領域を設けないものではゲートトリガー電
流は0.1〜５μＡできわめてバラツキが大きかつ
た。
以上、二つの実施例以外にもエミツター・ゲー
ト短絡抵抗の値を適当に選べばゲートトリガー電
流を広い範囲で制御できる。ゲートトリガー電流
が小さすぎる場合にはサイリスタが誤動作を起す
ことがあり、また必要以上に大きいことはサイリ
スタのゲートトリガー回路の電流容量を大きくし
なければならず費用の上で無駄である。
ト短絡抵抗の値を適当に選べばゲートトリガー電
流を広い範囲で制御できる。ゲートトリガー電流
が小さすぎる場合にはサイリスタが誤動作を起す
ことがあり、また必要以上に大きいことはサイリ
スタのゲートトリガー回路の電流容量を大きくし
なければならず費用の上で無駄である。
従つて、本発明によれば所要のゲートトリガー
電流を有するサイリスタがきわめて再現性よく製
造できるため、工業的にきわめて有利である。
電流を有するサイリスタがきわめて再現性よく製
造できるため、工業的にきわめて有利である。
第１図ａ乃至第１図ｅは従来のサイリスタの製
造工程を順を追つて示した断面図である。第２図
ａ及び第２図ｂは本発明の第一の実施例を示した
平面図並びに断面図である。第３図ａ及び第３図
ｂは本発明の第二の実施例を示した平面図並びに
断面図である。 尚、図において、１……Ｎ型シリコン基板、２
……Ｐ型拡散層、３……酸化膜、４……Ｎ型拡散
層（Ｎ型エミツタ）、５……カソート電極（エミ
ツタ電極）、６……ゲート電極、７……ゲート・
エミツタ短絡抵抗、８，９，１０……Ｐ型拡散層
である。
造工程を順を追つて示した断面図である。第２図
ａ及び第２図ｂは本発明の第一の実施例を示した
平面図並びに断面図である。第３図ａ及び第３図
ｂは本発明の第二の実施例を示した平面図並びに
断面図である。 尚、図において、１……Ｎ型シリコン基板、２
……Ｐ型拡散層、３……酸化膜、４……Ｎ型拡散
層（Ｎ型エミツタ）、５……カソート電極（エミ
ツタ電極）、６……ゲート電極、７……ゲート・
エミツタ短絡抵抗、８，９，１０……Ｐ型拡散層
である。
Claims (1)
- １ 一導電型の半導体基板の両主面側に形成した
逆導電型の第１の領域と、該領域のうち一主面側
の第１の領域に設けられた一導電型の第２の領域
と、前記一主面側の第１の領域に取りつけられた
ゲート電極とを備えた半導体装置において、前記
第２の領域と前記ゲート電極とを短絡する領域を
有し、かかる領域が多結晶シリコンにより形成さ
れたものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP854180A JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP854180A JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105673A JPS56105673A (en) | 1981-08-22 |
| JPS6152991B2 true JPS6152991B2 (ja) | 1986-11-15 |
Family
ID=11696005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP854180A Granted JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56105673A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199062A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置 |
| JPS6397251U (ja) * | 1986-12-15 | 1988-06-23 |
-
1980
- 1980-01-28 JP JP854180A patent/JPS56105673A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105673A (en) | 1981-08-22 |
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