JPS6155782B2 - - Google Patents
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- JPS6155782B2 JPS6155782B2 JP55056650A JP5665080A JPS6155782B2 JP S6155782 B2 JPS6155782 B2 JP S6155782B2 JP 55056650 A JP55056650 A JP 55056650A JP 5665080 A JP5665080 A JP 5665080A JP S6155782 B2 JPS6155782 B2 JP S6155782B2
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- JP
- Japan
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- film
- layer
- conductive layer
- oxide film
- forming
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
この発明は半導体集積回路装置の製造方法に関
するものである。 従来の半導体集積回路装置としてインテグレー
テツド・インジエクシヨン・ロジツク
（Integrated Injection Logic）回路装置（以下、
IIL・ICと略称する）を例にして、その製造工程
を第１図Ａから第１図Ｆに示す。すなわち、この
IIL・ICはバイポーラICで一般的に行なわれてい
るように、まず、第１図Ａのとおり、ｐ形シリコ
ン半導体基板１上にｎ形高濃度埋込み層２を形成
したのち、ｎ形低濃度エピタキシヤル層３を成長
させる。ついで、第１図Ｂのように、酸化膜１０
１と耐酸化膜である窒化膜２０１を順次に形成し
て所定形状にパターニングし、かつこれをマスク
にして前記エピタキシヤル層３を所定深さだけ除
去してからイオン注入法により、チヤンネルカツ
ト防止層４を形成する。また前記窒化膜２０１を
マスクとして選択酸化を行ない、分離酸化膜１０
３を形成すると共に、一部の薄い酸化膜１０４を
通しレジストマスクでB+イオン注入を行なつ
て、第１図Ｃのように、ｎ形低濃度エピタキシヤ
ル層３に選択的にｐ形低濃度層６を形成する。こ
のとき、前記チヤンネルカツト層４は再拡散され
て層５となる。そして、また、第１図Ｄにみられ
るとおり、前記と同様に酸化膜１０４を通してレ
ジストマスクでB+イオン注入を行ない、ｎ形低
濃度エピタキシヤル層３にｐ形高濃度層７，８を
形成させ、かつこれらの上にCVD法によりリン
ガラス膜１０５を成長した上で、このリンガラス
膜１０５とｐ形低，高濃度層６，７，８とのアニ
ールを同時に行ない、さらに、第１図Ｅのように
ｐ形低濃度層６に窓開けして、ここにｎ形高濃度
層９，１０，１１を隣接エピタキシヤル層３に窓
開けして、ここにｎ形高濃度層１２を各々に形成
する。続いて最後に、前記ｐ形高濃度層７，８に
窓開けして、前記窓開け部と共に各々に電極配線
を行ない、pnpトランジスタのエミツタであるｐ
形高濃度層７にインジエクタ電極４０１を、pnp
トランジスタのベースおよび逆方向動作npnトラ
ンジスタのエミツタであるエピタキシヤル層３に
つながる電極取出し用のｎ形高濃度層１２にグラ
ンド電極４０２を、pnpトランジスタのコレクタ
および逆方向動作npnトランジスタのベースであ
るｐ形低濃度層６につながる電極取出し用のｐ形
高濃度層８にインプツト電極４０３を、さらに逆
方向動作npnトランジスタのコレクタであるｎ形
高濃度層９，１０，１１にアウトプツト電極４０
４，４０５，４０６を各々第１図Ｆのように接続
したものである。 そして、前記コレクタとしての各電極４０４，
４０５，４０６をベース電極に近い側からC1，
C2，C3とすると、逆動作npnトランジスタの電流
増幅率βｕは第２図にみられるように、ベース電
極から遠いコレクタほど高電流域で大きく低下す
ることが一般に知られており、これはベース抵抗
がベース電極から遠いコレクタほど大きくなるか
らであると考えられている。また、IILのゲート
伝播遅延時間tpdと消費電力pdとの間には、第３
図に示される電力遅延特性のあることが知られて
いる（例えば、半導体トランジスタ研究会、信学
技報SSD76−89，P37：High Speed IIL With
Self―Aligned Double Diffusion Injector
〔S2L〕）。 ここで同一ベース面積、同一pnpトランジスタ
特性であれば（tpd∝βｕ1/2）が成立するの
で、第３図に示すようにベース電極から遠いコレ
クタほど（tpd）が大きくなる。よつてこのよう
に従来の製造方法によるIILのゲートICの性能に
は、アウトプツト端子間で特性で差を生じ、ベー
ス電極に最も遠いアウトプツトの遅い（tpd）で
制限されるという不都合があつた。 さらに同一ベース面積（ＳB）、同一pnpトラン
ジスタ特性、同一電流増幅率（βｕ）であれば、
（tpd∝ＳB）が成り立つので、その性能改善には
第４図のに示すように、コレクタ面積（Ｓc）
を小さくしてベース面積（ＳB）を低減させるこ
とが行なわれているが、第５図のに示すよう
に、これではＳc／ＳBも低下し、（βｕ∝ＳU／Ｓ
B）であるので第６図ののように（βｕ）の大
幅な低下を生ずることになる。従つて、第７図の
に示すように、最小（tpd）、すなわち、
（tpdmin）は、（Ｓc）を小さくしてゆくと、（Ｓ
B）の減少の効果で速くなるが、ある値以上に
（Ｓc）を小さくすると、（ＳB）の効果以上に（β
ｕ）の増加の効果から急激に遅くなつてくる。つ
まり、従来の製造方法によるIILのゲートICの性
能は、所定の設計基準のもとで、比較的大きなコ
レクタ面積（最小パターン寸法の約４倍）のとき
に最適となり、集積密度を上げるために、この最
適面積よりゲート面積を小さくすれば、その性能
は急激に悪化するという大きな欠点があつた。 したがつて、本発明の目的は各コレクタ間で同
一の大きな（βｕ）が得られ、しかも、小さなコ
レクタ面積（Ｓc）でも（Ｓc／ＳB）が大きく
（βｕ）の低下を防止でき、集積密度の向上を図
ることができる半導体集積回路装置の製造方法を
提供するものである。 このような目的を達成するため、この発明は第
２導電層内に選択的に第１導電層を形成した半導
体基板表面に、酸化膜および耐酸化性膜からなる
２層絶縁膜を形成する工程と、この耐酸化性膜表
面を酸化し、耐酸化性膜の一部を酸化膜に変換す
る工程と、この３層絶縁膜を選択的に除去して前
記第１導電層に複数の窓開けを行なう工程と、こ
の窓開け部を覆うように第２導電形不純物を導入
したポリシリコン膜を形成する工程と、このポリ
シリコン膜を拡散源として前記第１導電層内に第
２導電層を拡散形成したのち、ポリシリコン膜を
パターニングする工程と、前記３層絶縁膜の表層
露出部分を除去する工程と、前記パターニングさ
れたポリシリコン膜の表面に酸化膜を形成する工
程と、前記３層絶縁膜の窒化膜露出部分および内
層酸化膜露出部分を順次に除去する工程と、前記
拡散形成された各第２導電層間に、各々第１導電
層を拡散形成する工程と、この拡散形成された各
第１導電層上に低抵抗金属による電極を共通配線
する工程とを含むものであり、以下実施例を用い
て詳細に説明する。 第８図Ａ〜第８図Ｈはこの発明に係る半導体集
積回路装置の製造方法の一実施例を示す製造工程
を順次に示す断面図である。 まず、第８図Ａのとおり、ｐ形シリコン半導体
基板１上にｎ形高濃度埋込み層２を形成したの
ち、ｎ形低濃度エピタキシヤル層３を成長させ
る。ついで、第８図Ｂに示すように、酸化膜１０
１と耐酸化膜である窒化膜２０１を順次に形成し
て所定形状にパターニングし、かつこれらをマス
クにして前記エピタキシヤル層３を所定深さだけ
除去してから、イオン注入法によりチヤンネルカ
ツト防止層４を形成する。また、前記窒化膜２０
１をマスクとして選択酸化を行ない、分離酸化膜
１０３を形成すると共に、一部の薄い酸化膜１０
４を通しレジストマスクでB+イオン注入を行な
つて、第８図Ｃに示すように、ｎ形低濃度エピタ
キシヤル層３に選択的にｐ形低濃度層６を形成す
る。このとき、前記チヤンネルカツト層４は再拡
散されて層５となる。そして、第８図Ｄに示すよ
うに、ｐ形低濃度層６上に耐酸化性膜として窒化
膜２０２をデポジシヨンする。次いで、窒化膜２
０２の表面を酸化し、酸化膜１１５を形成する。
そして、この酸化膜１１５、窒化膜２０２および
酸化膜１０４を通して、前記ｐ形低濃度層６およ
びｎ形低濃度エピタキシヤル層３に対し、第８図
Ｅに示すように前記第１図Ｅ相当の窓開けを行な
い、これらの各窓開け部を含む上層にポリシリコ
ン膜をデポジシヨンしてｎ形高濃度不純物を拡散
するか、またはそのドープドポリシリコン膜をデ
ポジシヨンするかした上で、この高濃度にドープ
されたポリシリコン膜を拡散源として、各コレク
タとしてのｎ形高濃度層９，１０，１１および電
極取出し用のｎ形高濃度層１２を形成させ、かつ
このポリシリコン膜をパターニングして各膜３０
１と３０４，３０５，３０６および３０２とを得
る。 ここで、これら第８図Ｄおよび第８図Ｅの工程
において、前記酸化膜１０４はベース電極取出し
領域のウオツシユアウトのために、また窒化膜２
０２も歪みの関係から各々に500〜1000Å程度に
薄くし、かつ酸化膜１１５は50〜100Åと薄くし
ておき、レジストをマスクとするポリシリコン膜
のガス（CF4＋O2）プラズマエツチングによるパ
ターニングのストツパにも使用し、さらに実質的
に各膜３０４，３０５，３０６および３０２は各
層９，１０，１１および１２の拡散源となるが、
膜３０１はpnpトランジスタのベース層を残すた
めのマスクとして利用するのである。ここで、窒
化膜２０２を酸化して非常に薄い酸化膜１１５を
形成するのはポリシリコン膜と窒化膜との間の酸
化膜が厚いと第１２図に示すように、ポリシリコ
ン膜を選択酸化膜した時、ポリシリコン膜のエツ
ヂの部分がもり上がり、電極配線の断線の原因と
なるなど悪影響があり、従来法のリンガラス膜１
０５をCVDで形成すると、薄くするにしても
高々1000Å程度が限度で、上記断線の心配がある
からである。そして、窒化膜はもともと耐酸化性
膜として使用するぐらいで、その酸化速度は非常
に遅く、薄い酸化膜を形成するのに非常に適して
いる。つまり、950℃wet酸化３時間で70Å程度
で酸化膜に変換する。また、上記ポリシリコン膜
のパターニング時のストツパとしては極端なオー
バエツチをしないかぎり、上記薄い酸化膜でも十
分役割をはたしている。 次に、第８図Ｆに示すように、膜３０１と３０
４，３０５，３０６および３０２上に層間絶縁膜
としての各酸化膜１０６ないし１１０を各々5000
Å〜6000Å程度に厚く形成させ、さらに、第８図
Ｇに示すように、前記窒化膜２０２の露出部分を
エツチング除去し、かつ、酸化膜１０４の露出部
分をウオツシユアウトした上で、前記と同様に、
ｐ形高濃度層７と各ｎ形高濃度層９，１０，１１
間にベース電極取出し用のｐ形高濃度層８を拡散
形成させ、最後に、第８図Ｈに示すように、ｐ形
高濃度層７にインジエクタ電極４０１を、各ｐ形
高濃度層８間に跨つて共通にベース電極４０３
を、各々にアルミニウムのような低抵抗金属によ
つて形成したものであり、前記各ポリシリコン膜
は対応する各電極となる。 ここで、この実施例構成での効果を述べるため
に、従来方法とこの実施例方法とによるIILイン
バータゲート（フアンアウト３）のパターンを第
９図ないし第１１図に同一設計基準で作成して示
した。これらの図において、基準寸法ａは２μｍ
である。 第９図は従来方法での最適性能が得られる場合
であつて、この場合の寸法データはゲート面積＝
56μｍ×16μｍ＝896μm2，（Ｓc）＝６μｍ×６μ
ｍ＝36μm2，（ＳB）＝46μｍ×16μｍ（図面上）
45μｍ×13μｍ＝585μm2，（Ｓc／ＳB）＝
0.0615である。第１０図は従来方法と同一のコレ
クタ面積（Ｓc）でこの実施例方法で設計した場
合であつて、同様に、ゲート面積＝51μｍ×12μ
ｍ＝612μm2，（Ｓc）＝６μｍ×６μｍ＝36μm2，
（ＳB）＝42μｍ×12μｍ（図面上）41μｍ×９
μｍ＝369μm2，（Ｓc／ＳB）＝0.0976であり、ゲ
ート面積が約２／３に縮少される。第１１図は従
来方法と（Ｓc／ＳB）がほぼ同じになるようにこ
の実施例方法を設計した場合であつて、同様に、
ゲート面積＝45μｍ×10μｍ＝450μm2，（Ｓc）＝
４μｍ×４μｍ＝16μm2，（ＳB）＝35μｍ×10μ
ｍ（図面上）34μｍ×７μｍ＝238μm2，（Ｓ
c／ＳB）＝0.0672であり、このときの性能比較を
次表に示す。
するものである。 従来の半導体集積回路装置としてインテグレー
テツド・インジエクシヨン・ロジツク
（Integrated Injection Logic）回路装置（以下、
IIL・ICと略称する）を例にして、その製造工程
を第１図Ａから第１図Ｆに示す。すなわち、この
IIL・ICはバイポーラICで一般的に行なわれてい
るように、まず、第１図Ａのとおり、ｐ形シリコ
ン半導体基板１上にｎ形高濃度埋込み層２を形成
したのち、ｎ形低濃度エピタキシヤル層３を成長
させる。ついで、第１図Ｂのように、酸化膜１０
１と耐酸化膜である窒化膜２０１を順次に形成し
て所定形状にパターニングし、かつこれをマスク
にして前記エピタキシヤル層３を所定深さだけ除
去してからイオン注入法により、チヤンネルカツ
ト防止層４を形成する。また前記窒化膜２０１を
マスクとして選択酸化を行ない、分離酸化膜１０
３を形成すると共に、一部の薄い酸化膜１０４を
通しレジストマスクでB+イオン注入を行なつ
て、第１図Ｃのように、ｎ形低濃度エピタキシヤ
ル層３に選択的にｐ形低濃度層６を形成する。こ
のとき、前記チヤンネルカツト層４は再拡散され
て層５となる。そして、また、第１図Ｄにみられ
るとおり、前記と同様に酸化膜１０４を通してレ
ジストマスクでB+イオン注入を行ない、ｎ形低
濃度エピタキシヤル層３にｐ形高濃度層７，８を
形成させ、かつこれらの上にCVD法によりリン
ガラス膜１０５を成長した上で、このリンガラス
膜１０５とｐ形低，高濃度層６，７，８とのアニ
ールを同時に行ない、さらに、第１図Ｅのように
ｐ形低濃度層６に窓開けして、ここにｎ形高濃度
層９，１０，１１を隣接エピタキシヤル層３に窓
開けして、ここにｎ形高濃度層１２を各々に形成
する。続いて最後に、前記ｐ形高濃度層７，８に
窓開けして、前記窓開け部と共に各々に電極配線
を行ない、pnpトランジスタのエミツタであるｐ
形高濃度層７にインジエクタ電極４０１を、pnp
トランジスタのベースおよび逆方向動作npnトラ
ンジスタのエミツタであるエピタキシヤル層３に
つながる電極取出し用のｎ形高濃度層１２にグラ
ンド電極４０２を、pnpトランジスタのコレクタ
および逆方向動作npnトランジスタのベースであ
るｐ形低濃度層６につながる電極取出し用のｐ形
高濃度層８にインプツト電極４０３を、さらに逆
方向動作npnトランジスタのコレクタであるｎ形
高濃度層９，１０，１１にアウトプツト電極４０
４，４０５，４０６を各々第１図Ｆのように接続
したものである。 そして、前記コレクタとしての各電極４０４，
４０５，４０６をベース電極に近い側からC1，
C2，C3とすると、逆動作npnトランジスタの電流
増幅率βｕは第２図にみられるように、ベース電
極から遠いコレクタほど高電流域で大きく低下す
ることが一般に知られており、これはベース抵抗
がベース電極から遠いコレクタほど大きくなるか
らであると考えられている。また、IILのゲート
伝播遅延時間tpdと消費電力pdとの間には、第３
図に示される電力遅延特性のあることが知られて
いる（例えば、半導体トランジスタ研究会、信学
技報SSD76−89，P37：High Speed IIL With
Self―Aligned Double Diffusion Injector
〔S2L〕）。 ここで同一ベース面積、同一pnpトランジスタ
特性であれば（tpd∝βｕ1/2）が成立するの
で、第３図に示すようにベース電極から遠いコレ
クタほど（tpd）が大きくなる。よつてこのよう
に従来の製造方法によるIILのゲートICの性能に
は、アウトプツト端子間で特性で差を生じ、ベー
ス電極に最も遠いアウトプツトの遅い（tpd）で
制限されるという不都合があつた。 さらに同一ベース面積（ＳB）、同一pnpトラン
ジスタ特性、同一電流増幅率（βｕ）であれば、
（tpd∝ＳB）が成り立つので、その性能改善には
第４図のに示すように、コレクタ面積（Ｓc）
を小さくしてベース面積（ＳB）を低減させるこ
とが行なわれているが、第５図のに示すよう
に、これではＳc／ＳBも低下し、（βｕ∝ＳU／Ｓ
B）であるので第６図ののように（βｕ）の大
幅な低下を生ずることになる。従つて、第７図の
に示すように、最小（tpd）、すなわち、
（tpdmin）は、（Ｓc）を小さくしてゆくと、（Ｓ
B）の減少の効果で速くなるが、ある値以上に
（Ｓc）を小さくすると、（ＳB）の効果以上に（β
ｕ）の増加の効果から急激に遅くなつてくる。つ
まり、従来の製造方法によるIILのゲートICの性
能は、所定の設計基準のもとで、比較的大きなコ
レクタ面積（最小パターン寸法の約４倍）のとき
に最適となり、集積密度を上げるために、この最
適面積よりゲート面積を小さくすれば、その性能
は急激に悪化するという大きな欠点があつた。 したがつて、本発明の目的は各コレクタ間で同
一の大きな（βｕ）が得られ、しかも、小さなコ
レクタ面積（Ｓc）でも（Ｓc／ＳB）が大きく
（βｕ）の低下を防止でき、集積密度の向上を図
ることができる半導体集積回路装置の製造方法を
提供するものである。 このような目的を達成するため、この発明は第
２導電層内に選択的に第１導電層を形成した半導
体基板表面に、酸化膜および耐酸化性膜からなる
２層絶縁膜を形成する工程と、この耐酸化性膜表
面を酸化し、耐酸化性膜の一部を酸化膜に変換す
る工程と、この３層絶縁膜を選択的に除去して前
記第１導電層に複数の窓開けを行なう工程と、こ
の窓開け部を覆うように第２導電形不純物を導入
したポリシリコン膜を形成する工程と、このポリ
シリコン膜を拡散源として前記第１導電層内に第
２導電層を拡散形成したのち、ポリシリコン膜を
パターニングする工程と、前記３層絶縁膜の表層
露出部分を除去する工程と、前記パターニングさ
れたポリシリコン膜の表面に酸化膜を形成する工
程と、前記３層絶縁膜の窒化膜露出部分および内
層酸化膜露出部分を順次に除去する工程と、前記
拡散形成された各第２導電層間に、各々第１導電
層を拡散形成する工程と、この拡散形成された各
第１導電層上に低抵抗金属による電極を共通配線
する工程とを含むものであり、以下実施例を用い
て詳細に説明する。 第８図Ａ〜第８図Ｈはこの発明に係る半導体集
積回路装置の製造方法の一実施例を示す製造工程
を順次に示す断面図である。 まず、第８図Ａのとおり、ｐ形シリコン半導体
基板１上にｎ形高濃度埋込み層２を形成したの
ち、ｎ形低濃度エピタキシヤル層３を成長させ
る。ついで、第８図Ｂに示すように、酸化膜１０
１と耐酸化膜である窒化膜２０１を順次に形成し
て所定形状にパターニングし、かつこれらをマス
クにして前記エピタキシヤル層３を所定深さだけ
除去してから、イオン注入法によりチヤンネルカ
ツト防止層４を形成する。また、前記窒化膜２０
１をマスクとして選択酸化を行ない、分離酸化膜
１０３を形成すると共に、一部の薄い酸化膜１０
４を通しレジストマスクでB+イオン注入を行な
つて、第８図Ｃに示すように、ｎ形低濃度エピタ
キシヤル層３に選択的にｐ形低濃度層６を形成す
る。このとき、前記チヤンネルカツト層４は再拡
散されて層５となる。そして、第８図Ｄに示すよ
うに、ｐ形低濃度層６上に耐酸化性膜として窒化
膜２０２をデポジシヨンする。次いで、窒化膜２
０２の表面を酸化し、酸化膜１１５を形成する。
そして、この酸化膜１１５、窒化膜２０２および
酸化膜１０４を通して、前記ｐ形低濃度層６およ
びｎ形低濃度エピタキシヤル層３に対し、第８図
Ｅに示すように前記第１図Ｅ相当の窓開けを行な
い、これらの各窓開け部を含む上層にポリシリコ
ン膜をデポジシヨンしてｎ形高濃度不純物を拡散
するか、またはそのドープドポリシリコン膜をデ
ポジシヨンするかした上で、この高濃度にドープ
されたポリシリコン膜を拡散源として、各コレク
タとしてのｎ形高濃度層９，１０，１１および電
極取出し用のｎ形高濃度層１２を形成させ、かつ
このポリシリコン膜をパターニングして各膜３０
１と３０４，３０５，３０６および３０２とを得
る。 ここで、これら第８図Ｄおよび第８図Ｅの工程
において、前記酸化膜１０４はベース電極取出し
領域のウオツシユアウトのために、また窒化膜２
０２も歪みの関係から各々に500〜1000Å程度に
薄くし、かつ酸化膜１１５は50〜100Åと薄くし
ておき、レジストをマスクとするポリシリコン膜
のガス（CF4＋O2）プラズマエツチングによるパ
ターニングのストツパにも使用し、さらに実質的
に各膜３０４，３０５，３０６および３０２は各
層９，１０，１１および１２の拡散源となるが、
膜３０１はpnpトランジスタのベース層を残すた
めのマスクとして利用するのである。ここで、窒
化膜２０２を酸化して非常に薄い酸化膜１１５を
形成するのはポリシリコン膜と窒化膜との間の酸
化膜が厚いと第１２図に示すように、ポリシリコ
ン膜を選択酸化膜した時、ポリシリコン膜のエツ
ヂの部分がもり上がり、電極配線の断線の原因と
なるなど悪影響があり、従来法のリンガラス膜１
０５をCVDで形成すると、薄くするにしても
高々1000Å程度が限度で、上記断線の心配がある
からである。そして、窒化膜はもともと耐酸化性
膜として使用するぐらいで、その酸化速度は非常
に遅く、薄い酸化膜を形成するのに非常に適して
いる。つまり、950℃wet酸化３時間で70Å程度
で酸化膜に変換する。また、上記ポリシリコン膜
のパターニング時のストツパとしては極端なオー
バエツチをしないかぎり、上記薄い酸化膜でも十
分役割をはたしている。 次に、第８図Ｆに示すように、膜３０１と３０
４，３０５，３０６および３０２上に層間絶縁膜
としての各酸化膜１０６ないし１１０を各々5000
Å〜6000Å程度に厚く形成させ、さらに、第８図
Ｇに示すように、前記窒化膜２０２の露出部分を
エツチング除去し、かつ、酸化膜１０４の露出部
分をウオツシユアウトした上で、前記と同様に、
ｐ形高濃度層７と各ｎ形高濃度層９，１０，１１
間にベース電極取出し用のｐ形高濃度層８を拡散
形成させ、最後に、第８図Ｈに示すように、ｐ形
高濃度層７にインジエクタ電極４０１を、各ｐ形
高濃度層８間に跨つて共通にベース電極４０３
を、各々にアルミニウムのような低抵抗金属によ
つて形成したものであり、前記各ポリシリコン膜
は対応する各電極となる。 ここで、この実施例構成での効果を述べるため
に、従来方法とこの実施例方法とによるIILイン
バータゲート（フアンアウト３）のパターンを第
９図ないし第１１図に同一設計基準で作成して示
した。これらの図において、基準寸法ａは２μｍ
である。 第９図は従来方法での最適性能が得られる場合
であつて、この場合の寸法データはゲート面積＝
56μｍ×16μｍ＝896μm2，（Ｓc）＝６μｍ×６μ
ｍ＝36μm2，（ＳB）＝46μｍ×16μｍ（図面上）
45μｍ×13μｍ＝585μm2，（Ｓc／ＳB）＝
0.0615である。第１０図は従来方法と同一のコレ
クタ面積（Ｓc）でこの実施例方法で設計した場
合であつて、同様に、ゲート面積＝51μｍ×12μ
ｍ＝612μm2，（Ｓc）＝６μｍ×６μｍ＝36μm2，
（ＳB）＝42μｍ×12μｍ（図面上）41μｍ×９
μｍ＝369μm2，（Ｓc／ＳB）＝0.0976であり、ゲ
ート面積が約２／３に縮少される。第１１図は従
来方法と（Ｓc／ＳB）がほぼ同じになるようにこ
の実施例方法を設計した場合であつて、同様に、
ゲート面積＝45μｍ×10μｍ＝450μm2，（Ｓc）＝
４μｍ×４μｍ＝16μm2，（ＳB）＝35μｍ×10μ
ｍ（図面上）34μｍ×７μｍ＝238μm2，（Ｓ
c／ＳB）＝0.0672であり、このときの性能比較を
次表に示す。
【表】
また、この実施例方法では、従来方法のように
ベース抵抗の低減のために、前記第９図に示すｐ
形高濃度層Ａを必要とせず、ベース面積（ＳB）
が前記第４図のに示すように、従来の半分以下
となり、したがつて、同様に（Ｓc／ＳB）も前記
第５図のに示すように従来の約２倍に改善さ
れ、かつ（βｕ）も前記第６図のに示すように
大幅に増加する。さらにベース抵抗（r′BB）が
（C1）と（C3）とでほぼ同値をとり、かつ従来に比
較して（C1）で１／２以下、（C3）で１／10以下と
非常に小さくなる。そして（βｕ）値が（C1），
（C3）でほぼ同じ値をもち、従来に比較して
（C3）では約1.5倍になり、かつベース面積の縮少
と（βｕ）の増大とによつて、（tpd min）は従
来に比較して（C1）で52％、（C3）で45％も速くな
つて、（C1），（C3）で同じ（tpd min）が第７図の
ように得られる。さらにまたこの実施例の場合、
コレクタ面積（Ｓc）をより小さく最小パターン
寸法にしたときも、（βｕ）が10以上得られて従
来のように性能の急激な低下がない。 なお、この発明はIILインバータトランジスタ
をSIT（Static Induction Transister）におきか
えたSITLにも適用できることはもちろんであ
る。 以上、詳細に説明したように、この発明に係る
半導体集積回路装置の製造方法によれば、各コレ
クタ間でベース電極をとり、かつ低抵抗金属によ
る電極配線とすることによつて、各コレクタ間で
同一の大きさ（βｕ）が得られ、また、ｐ形高濃
度層の除去により、小さなコレクタ面積（Ｓc）
でも（Ｓc／ＳB）が大きく（βｕ）の低下を防止
でき、アウトプツト端子間で性能に差がなく、か
つ大幅な向上を期待できると共に、性能の低下な
しに集積密度の向上を図ることができるなどの効
果がある。
ベース抵抗の低減のために、前記第９図に示すｐ
形高濃度層Ａを必要とせず、ベース面積（ＳB）
が前記第４図のに示すように、従来の半分以下
となり、したがつて、同様に（Ｓc／ＳB）も前記
第５図のに示すように従来の約２倍に改善さ
れ、かつ（βｕ）も前記第６図のに示すように
大幅に増加する。さらにベース抵抗（r′BB）が
（C1）と（C3）とでほぼ同値をとり、かつ従来に比
較して（C1）で１／２以下、（C3）で１／10以下と
非常に小さくなる。そして（βｕ）値が（C1），
（C3）でほぼ同じ値をもち、従来に比較して
（C3）では約1.5倍になり、かつベース面積の縮少
と（βｕ）の増大とによつて、（tpd min）は従
来に比較して（C1）で52％、（C3）で45％も速くな
つて、（C1），（C3）で同じ（tpd min）が第７図の
ように得られる。さらにまたこの実施例の場合、
コレクタ面積（Ｓc）をより小さく最小パターン
寸法にしたときも、（βｕ）が10以上得られて従
来のように性能の急激な低下がない。 なお、この発明はIILインバータトランジスタ
をSIT（Static Induction Transister）におきか
えたSITLにも適用できることはもちろんであ
る。 以上、詳細に説明したように、この発明に係る
半導体集積回路装置の製造方法によれば、各コレ
クタ間でベース電極をとり、かつ低抵抗金属によ
る電極配線とすることによつて、各コレクタ間で
同一の大きさ（βｕ）が得られ、また、ｐ形高濃
度層の除去により、小さなコレクタ面積（Ｓc）
でも（Ｓc／ＳB）が大きく（βｕ）の低下を防止
でき、アウトプツト端子間で性能に差がなく、か
つ大幅な向上を期待できると共に、性能の低下な
しに集積密度の向上を図ることができるなどの効
果がある。
第１図Ａ〜第１図Ｆは従来の半導体集積回路装
置の製造方法の製造工程を順次に示す断面図、第
２図〜第７図は従来方法とこの発明の一実施例方
法とを比較して示す各特性図、第８図Ａ〜第８図
Ｈはこの発明に係る半導体集積回路装置の製造方
法の一実施例を示す製造工程を順次に示す断面
図、第９図〜第１１図は従来方法とこの発明の一
実施例方法とを比較して示す各パターン図、第１
２図は第８図Ａ〜第８図Ｈにおけるポリシリコン
膜と窒化膜との間の酸化膜が厚い場合を説明する
ための図である。 １……ｐ形半導体基板、２……ｎ形高濃度埋込
み層、３……ｎ形低濃度エピタキシヤル層、４…
…チヤンネルカツト防止層、５……再拡散された
層、６……ｐ形低濃度層、７および８……ｐ形高
濃度層、９，１０，１１および１２……ｎ形高濃
度層、１０１……酸化膜、１０３……分離酸化
膜、１０４……薄い酸化膜、１０５……リンガラ
ス膜、１０６〜１１０……酸化膜、１１５……酸
化膜、２０１……窒化膜、３０１，３０２，３０
４，３０５および３０６……ポリシリコン膜、４
０１……インジエクタ電極、４０３……ベース電
極、４０４，４０５および４０６……アウトプツ
ト電極。なお、図中、同一要素には同一番号を付
す。
置の製造方法の製造工程を順次に示す断面図、第
２図〜第７図は従来方法とこの発明の一実施例方
法とを比較して示す各特性図、第８図Ａ〜第８図
Ｈはこの発明に係る半導体集積回路装置の製造方
法の一実施例を示す製造工程を順次に示す断面
図、第９図〜第１１図は従来方法とこの発明の一
実施例方法とを比較して示す各パターン図、第１
２図は第８図Ａ〜第８図Ｈにおけるポリシリコン
膜と窒化膜との間の酸化膜が厚い場合を説明する
ための図である。 １……ｐ形半導体基板、２……ｎ形高濃度埋込
み層、３……ｎ形低濃度エピタキシヤル層、４…
…チヤンネルカツト防止層、５……再拡散された
層、６……ｐ形低濃度層、７および８……ｐ形高
濃度層、９，１０，１１および１２……ｎ形高濃
度層、１０１……酸化膜、１０３……分離酸化
膜、１０４……薄い酸化膜、１０５……リンガラ
ス膜、１０６〜１１０……酸化膜、１１５……酸
化膜、２０１……窒化膜、３０１，３０２，３０
４，３０５および３０６……ポリシリコン膜、４
０１……インジエクタ電極、４０３……ベース電
極、４０４，４０５および４０６……アウトプツ
ト電極。なお、図中、同一要素には同一番号を付
す。
Claims (1)
- １ 第２導電層内に選択的に第１導電層を形成し
た半導体基板表面に、酸化膜および耐酸化性膜か
らなる２層絶縁膜を形成する工程と、この耐酸化
性膜表面を酸化し、耐酸化性膜の一部を酸化膜に
変換する工程と、この３層絶縁膜を選択的に除去
して前記第１導電層に複数の窓開けを行なう工程
と、この窓開け部を覆うように第２導電形不純物
を導入したポリシリコン膜を形成する工程と、こ
のポリシリコン膜を拡散源として前記第１導電層
内に第２導電層を拡散形成したのち、ポリシリコ
ン膜をパターニングする工程と、前記３層絶縁膜
の表層露出部分を除去する工程と、前記パターニ
ングされたポリシリコン膜の表面に酸化膜を形成
する工程と、前記３層絶縁膜の窒化膜露出部分お
よび内層酸化膜露出部分を順次に除去する工程
と、前記拡散形成された各第２導電層間に、各々
第１導電層を拡散形成する工程と、この拡散形成
された各第１導電層上に低抵抗金属による電極を
共通配線する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5665080A JPS56152262A (en) | 1980-04-25 | 1980-04-25 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5665080A JPS56152262A (en) | 1980-04-25 | 1980-04-25 | Manufacture of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56152262A JPS56152262A (en) | 1981-11-25 |
| JPS6155782B2 true JPS6155782B2 (ja) | 1986-11-29 |
Family
ID=13033229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5665080A Granted JPS56152262A (en) | 1980-04-25 | 1980-04-25 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56152262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128896U (ja) * | 1988-02-26 | 1989-09-01 | ||
| JPH0331990A (ja) * | 1989-06-28 | 1991-02-12 | Matsushita Refrig Co Ltd | カップ自動販売機のカートリッジタンク式給水装置 |
-
1980
- 1980-04-25 JP JP5665080A patent/JPS56152262A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128896U (ja) * | 1988-02-26 | 1989-09-01 | ||
| JPH0331990A (ja) * | 1989-06-28 | 1991-02-12 | Matsushita Refrig Co Ltd | カップ自動販売機のカートリッジタンク式給水装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56152262A (en) | 1981-11-25 |
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